[发明专利]一种片上系统及其通信交互方法

摘要

本发明涉及一种片上系统及其通信交互方法，包括一个主模块和N个从模块，N≥2，主模块输出FIFO、主模块输入FIFO、从模块输出FIFO、从模块输入FIFO、FPGA分流逻辑模块、AXI4总线仲裁逻辑模块；主模块和从模块之间设置有上行通道和下行通道，上行通道包括依次连接的从模块输出FIFO、AXI4总线仲裁逻辑模块和主模块输入FIFO，下行通道包括依次连接的主模块输出FIFO、FPGA分流逻辑模块和从模块输入FIFO，主从模块通过上下行通道连接。采用FPGA内部分流逻辑通道作为主模块向从模块进行指令分发的下行通道，AXI4总线的写通道作为从模块向主模块传输指令的上行通道，通过异步FIFO来完成上下行通道的接口的统一和跨时钟功能的实现。

主权项

1.一种片上系统，其特征在于，包括一个主模块和N个从模块，N≥2，主模块输出FIFO、主模块输入FIFO、从模块输出FIFO、从模块输入FIFO、FPGA分流逻辑模块、AXI4总线仲裁逻辑模块；主模块和从模块之间设置有上行通道和下行通道，上行通道包括依次连接的从模块输出FIFO、AXI4总线仲裁逻辑模块和主模块输入FIFO，下行通道包括依次连接的主模块输出FIFO、FPGA分流逻辑模块和从模块输入FIFO，主从模块通过上下行通道连接；主模块输出FIFO，用于对指令数据进行时钟域转换和位宽转换后，将数据发送给FPGA分流逻辑模块；FPGA分流逻辑模块，用于进行数据的完整性验证和数据格式解析，排除非法指令，完成基于设计的分流表功能，根据定制的分流逻辑将指令数据分流发送到指定从模块对应的从模块输入FIFO中；所述定制的分流逻辑为，根据设计的指令帧中的分流号，采用映射逻辑和分流表对照，在FPGA内部进行数据的分流；从模块输出FIFO，用于对响应数据进行时钟域转换和位宽转换后，将响应数据传输到AXI4总线仲裁逻辑模块；AXI4总线仲裁逻辑模块，用于对从模块优先级或编号进行识别，根据定制的仲裁逻辑将响应数据传输到主模块输入FIFO中；所述定制的仲裁逻辑为，根据从模块的优先级配置或者采用轮询模块从编号按照序号大小进行传输，每次按照设置的传输顺序将传输过来的从模块数据传输到主模块中；主从模块进行指令传输过程中，采用统一接口进行传输，接口定义基于握手传输机制，使用Valid‑Last机制，传输过程中传输开始和有效信号时Valid信号为高，传输结束时Last信号为高。