[发明专利]一种片上系统及其通信交互方法有效

专利信息
申请号: 201710159910.8 申请日: 2017-03-17
公开(公告)号: CN106909524B 公开(公告)日: 2019-09-10
发明(设计)人: 韩璐 申请(专利权)人: 数据通信科学技术研究所;兴唐通信科技有限公司
主分类号: G06F13/362 分类号: G06F13/362
代理公司: 北京天达知识产权代理事务所(普通合伙) 11386 代理人: 王一;庞许倩
地址: 100191*** 国省代码: 北京;11
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摘要:
搜索关键词: 一种 系统 及其 通信 交互 方法
【权利要求书】:

1.一种片上系统,其特征在于,包括一个主模块和N个从模块,N≥2,主模块输出FIFO、主模块输入FIFO、从模块输出FIFO、从模块输入FIFO、FPGA分流逻辑模块、AXI4总线仲裁逻辑模块;

主模块和从模块之间设置有上行通道和下行通道,上行通道包括依次连接的从模块输出FIFO、AXI4总线仲裁逻辑模块和主模块输入FIFO,下行通道包括依次连接的主模块输出FIFO、FPGA分流逻辑模块和从模块输入FIFO,主从模块通过上下行通道连接。

2.如权利要求1所述的一种片上系统,其特征在于,上行通道具体包括三个子通道:地址通道、数据通道和响应通道;

当从模块向主模块写入数据时:地址通道给出猝发传输过程中的地址信号和控制信号;数据通道完成主数据的传输;响应通道传输主模块向从模块发出的操作完成信号。

3.如权利要求1所述的片上系统的通信交互方法,其特征在于,包括以下步骤:

步骤S1、主模块通过分流逻辑模块将数据发送到从模块;

步骤S2、从模块完成响应后通过仲裁逻辑模块将数据发送到主模块。

4.如权利要求3所述的片上系统的通信交互方法,其特征在于,步骤S1具体包括:

S11、定制分流逻辑;

S12、主模块发出指令数据到主模块输出FIFO中;

S13、主模块输出FIFO对指令数据进行时钟域转换和位宽转换后,将数据发送给FPGA分流逻辑模块;

S14、FPGA分流逻辑模块进行数据的完整性验证和数据格式解析,完成基于设计的分流表功能;

S15、FPGA分流逻辑模块根据定制的分流逻辑将指令数据分流发送到指定从模块对应的从模块输入FIFO中;

S16、从模块输入FIFO将指令数据传输到指定从模块中。

5.如权利要求4所述的片上系统的通信交互方法,其特征在于,步骤S11中,分流逻辑根据设计的指令帧中的分流号,采用映射逻辑和分流表对照,在FPGA内部实现数据的分流。

6.如权利要求3所述的片上系统的通信交互方法,其特征在于,步骤S2具体包括:

S21、定制仲裁逻辑;

S22、从模块发出响应数据到从模块输出FIFO中;

S23、从模块输出FIFO对响应数据进行时钟域转换和位宽转换后,将响应数据传输到AXI4总线仲裁逻辑模块;

S24、AXI4总线仲裁逻辑模块完成对从模块优先级或编号的识别;

S25、AXI4总线仲裁逻辑模块根据定制的仲裁逻辑将响应数据传输到主模块输入FIFO中;

S26、主模块输入FIFO将响应数据传输到主模块。

7.如权利要求6所述的片上系统的通信交互方法,其特征在于,步骤S21中,仲裁逻辑根据AXI4总线对于从模块的优先级配置或者采用轮询模块从编号按照序号大小进行传输,按照设置的传输顺序将传输过来的从模块数据传输到主模块中。

8.如权利要求6所述的片上系统的通信交互方法,其特征在于,步骤S24中,优先级识别基于AXI4总线的设置,采用数字标号来表示优先级,数字标号越小优先级越高。

9.如权利要求4或6所述的片上系统的通信交互方法,其特征在于,当下行数据通过主模块输出FIFO或上行数据通过从模块输出FIFO时,进行数据格式统一。

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