[发明专利]一种片上系统及其通信交互方法

说明书

技术领域

本发明涉及通信技术领域，尤其涉及一种片上系统及其通信交互方法。

背景技术

片上系统是当今嵌入式设计的主流，它不仅广泛应用于消费电子产品，而且应用于与电子相关各个行业之中，其重要性不言而喻。随着片上系统的不断发展，越来越多的IP核模块需要集成在同一块芯片上，这些模块包括：微处理器、存储器、各种应用的协处理器、各种通信接口等等。这样，使得针对于IP核模块间的通信方式的研究被越来越多的人重视，传统的方法是采用共享总线的通信方式。在这种方式下，系统中所有的功能模块共享相同的总线带宽。这样，将严重限制了系统的带宽、吞吐率，而大大降低了系统的性能。

一般来说，系统中的IP核有两种类型：主模块，从模块。所谓主模块，是模块间通信的发起者；而从模块是模块间通信的响应者，根据主模块的要求，提供相应的操作。

目前主流的片上通信实现有两种，一种实现方法是采用直接互联逻辑，直接建立主模块与各从模块之间的直连通道，特点是实现简单，缺点是当模块增加以后，互联逻辑架构会发生比较大的变化，连线的复杂度也会上升；另一个实现方法是AMBA总线标准中的AXI4总线，此总线为采用握手机制的猝发式数据传输机制，可以支持多通道进行传输，能够进行独立的读写传输，但是使用过程中资源占用率比较高，读写通道配置起来比较繁琐，总线的接口逻辑过于复杂，通常需要针对不同的使用需求设计不同的逻辑接口，不利于总线架构的复用。

发明内容

鉴于上述的分析，本发明旨在提供一种片上系统及其通信交互方法，用以解决上述技术问题。

本发明的目的主要是通过以下技术方案实现的。

在基于本发明实施例的一个方面，提供了一种片上系统，包括一个主模块和N个从模块，N≥2，主模块输出FIFO、主模块输入FIFO、从模块输出FIFO、从模块输入FIFO、FPGA分流逻辑模块、AXI4总线仲裁逻辑模块；

主模块和从模块之间设置有上行通道和下行通道，上行通道包括依次连接的从模块输出FIFO、AXI4总线仲裁逻辑模块和主模块输入FIFO，下行通道包括依次连接的主模块输出FIFO、FPGA分流逻辑模块和从模块输入FIFO，主从模块通过上下行通道连接。

在基于本发明系统的另一个实施例中，上行通道具体包括三个子通道：地址通道、数据通道和响应通道；

当从模块向主模块写入数据时：地址通道给出猝发传输过程中的地址信号和控制信号；数据通道完成主数据的传输；响应通道传输主模块向从模块发出的交易完成信号。

在基于本发明实施例的另一个方面，提供了一种片上系统的通信交互方法，包括以下步骤：

步骤S1、主模块通过分流逻辑模块将数据发送到从模块；

步骤S2、从模块完成响应后通过仲裁逻辑模块将数据发送到主模块；

在基于本发明方法的另一个实施例中，步骤S1具体包括：

S11、定制分流逻辑；

S12、主模块发出指令数据到主模块输出FIFO中；

S13、主模块输出FIFO对指令数据进行时钟域转换和位宽转换后，将数据发送给FPGA分流逻辑模块；

S14、FPGA分流逻辑模块进行数据的完整性验证和数据格式解析，完成基于设计的分流表功能；

S15、FPGA分流逻辑模块根据定制的分流逻辑将指令数据分流发送到指定从模块对应的从模块输入FIFO中；

S16、从模块输入FIFO将指令数据传输到指定从模块中；

在基于本发明方法的另一个实施例中，步骤S11中，分流逻辑根据设计的指令帧中的分流号，采用映射逻辑和分流表对照，在FPGA内部实现数据的分流。

在基于本发明方法的另一个实施例中，步骤S2具体包括：

S21、定制仲裁逻辑；

S22、从模块发出响应数据到从模块输出FIFO中；

S23、从模块输出FIFO对响应数据进行时钟域转换和位宽转换后，将响应数据传输到AXI4总线仲裁逻辑模块；

S24、AXI4总线仲裁逻辑模块完成对从模块优先级或编号的识别；

S25、AXI4总线仲裁逻辑模块根据定制的仲裁逻辑将响应数据传输到主模块输入FIFO中；

S26、主模块输入FIFO将响应数据传输到主模块。

在基于本发明方法的另一个实施例中，步骤S21中，仲裁逻辑根据AXI4总线对于从模块的优先级配置或者采用轮询模块从编号按照序号大小进行传输，按照设置的传输顺序将传输过来的从模块数据传输到主模块中。