[发明专利]一种基于多进制LDPC码的高速译码器及其译码方法在审
| 申请号： | 201710149925.6 | 申请日： | 2017-03-10 |
| 公开（公告）号： | CN106936446A | 公开（公告）日： | 2017-07-07 |
| 发明（设计）人： | 王中风;田静;林军 | 申请（专利权）人： | 南京大学 |
| 主分类号： | H03M13/11 | 分类号： | H03M13/11 |
| 代理公司： | 暂无信息 | 代理人： | 暂无信息 |
| 地址： | 210023 江苏省南京市栖*** | 国省代码： | 江苏;32 |
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| 摘要： | 本发明公开了一种适用于多进制LDPC码的高吞吐量、低复杂度的层级译码器及其译码方法。所述译码器包括相对寻址单元、缓存单元和计算单元，其中，相对寻址单元为计算单元和缓存单元预存了输入地址，使得层与层之间不存在多余的时钟周期；缓存单元的深度为1，最大限度的降低了延时；计算单元中包括2p‑1个基本计算单元，能够在一个时钟单位内完成一层的更新，并优化了各个模块的关键路径，提高了时钟频率。另外，本发明公开的译码方法是基于大数逻辑的硬解码方法，为了在译码性能和复杂度上取一个折中，本方法中选取了最可靠和次可靠消息，按比特的形式输入输出符号及其置信度，将2p消息转换成了p个消息的传输，大大降低了存储空间。 | ||
| 搜索关键词： | 一种 基于 多进制 ldpc 高速 译码器 及其 译码 方法 | ||
【主权项】：
一种基于多进制LDPC码的高吞吐量、低复杂度的层级译码器架构，其特征在于，译码器架构包括：1)计算单元，用于更新校验节点和变量节点，计算用于硬判决的可靠度信息；2)相对寻址单元，用于控制整个架构的数据通路，协调计算单元的输入输出；3)缓存单元，用于缓存计算单元的输入数据。
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