[发明专利]一种基于多进制LDPC码的高速译码器及其译码方法

说明书

技术领域

本发明涉及一种通信技术领域的译码器及译码方法；特别涉及通信系统中一种基于多进制LDPC码的高速译码器及其译码方法。

背景技术

通信系统中，传输的数据源可能是数字信号，例如来自计算机、移动设备、键盘等。而在数字信道中存在各种各样的噪声，因此，在数据传输过程中，需要引进前向纠错(FEC)或者叫信道编码，发送端通过加入冗余位，进行纠错码编码，编码过后的信号经过有噪信道到达接收端后，再进行译码，可以直接进行一定程度的纠错。

低密度奇偶校验(LDPC)码作为前向纠错码的一种，由Gallager在1963年提出，其性能理论上可以无限接近香农极限，当时由于技术限制，沉寂了三十年后，再一次成为了编码领域的研究热点。目前已广泛应用于光纤通信、以太网(10G)、微波通信、SSD、硬盘通信、5G通信等无线通信标准中。研究表明，多进制LDPC码能够获得比二进制LDPC码更好的性能，并且拥有更广泛的应用场景，比如高阶调制、中短码长、纠突发错误等，但未像二进制LDPC码一样得到迅速推广，其主要原因在于，目前还没有一种能够兼顾译码性能和复杂度的多进制LDPC码译码算法，尤其是在高速应用上。目前的通信系统中，对高速低延迟高吞吐量的通信越来越重视，因此很多研究者在设计结构简单、高吞吐量的译码器做了大量的工作，但该问题仍未得到完全的改善。

现有的基于多进制LDPC码的译码算法主要有两类：一类是基于置信度传播(BP)算法，另一类是基于大数逻辑译码(MLGD)算法。假设传输码字和校验矩阵是基于GF(2^p)，校验矩阵为H_M×N，前者通过在检验节点和变量节点的边上传递的是n_m(n_m≤2^p)组可能的码字及其置信度值，对于一个校验节点，需要复杂度的计算逻辑和n_m复杂度的存储逻辑，虽然最优的纠错性能可以随着码长的增长无限接近香浓极限，但复杂度在原基础上也随着码长的增加而线性增加，如此高的复杂度对于应用来说是无法接受的；后者将校验节点与变量节点的边上的信息减少到一组或者两组的可能码字及其置信度值，这大大降低了译码的复杂度，同时也会相应降低译码性能。研究结果表明，若只用一组最可能的码字和置信度值进行更新的话，对校验阵的列重依赖性很大，当列重较小(小于6)时，只用一组最可能的码字和置信度值进行更新的基于MLGD算法的方法不再适用。

目前常用的非二进制LDPC译码器的结构方案有三种：全并行、串行、部分并行。全并行方案可以达到最快的吞吐量，但面积消耗最大，在通信系统中，由于占的面积过大，实用性不大；串行方案面积消耗最小，但是延迟最大，严重影响数据吞吐量，对于当今高速通信系统中，实用性也不大；被广泛应用的方案是部分串行架构，因为它可以根据需要在吞吐量和面积消耗之间取一个很好的折中，准循环多进制LDPC码的设计给部分并行方案的硬件架构设计提供了更有利的条件。

发明内容

本发明针对上述问题，提出了一个基于层级全并行的多进制LDPC码的译码器架构，该译码器具有低复杂度、低延迟、高吞吐量等特点。同时，本发明提出了适用于该译码器的译码方法，该方法采用了基于MLGD算法取两组最可能码字及其置信度进行更新的方法，降低了对校验矩阵列重的依赖。具体发明内容如下：

该基于层级全并行的多进制LDPC码的译码器架构包括：

1)计算单元，用于更新校验节点和变量节点，计算用于硬判决的可靠度信息；

2)相对寻址单元，用于控制整个架构的数据通路，协调计算单元的输入输出；

3)缓存单元，用于缓存计算单元的输入数据。

计算单元包括2^p-1个相同的基本计算单元，每个基本计算单元包括：

1)校验节点处理单元，用于校验节点的更新；

2)检验节点存储单元，每个校验节点存储单元与相应的校验节点的输入输出一直相连，用于存储每次其校验节点更新的c-to-v信息；

3)变量节点处理单元，用于更新变量节点。

校验节点处理单元包括：

1)外部信息获取单元，用于将节点信息转换成该节点信息对应的外部信息；

2)符号幅值分离单元，用于将输入数据的符号与幅值进行分离重组，分别获得两组最可靠的符号信息和最可靠的幅值累加信息；

3)符号操作单元，通过在GF(2^p)上进行数值运算，用于将输入的两组符号信息转换成三组外部信息和；