[发明专利]一种半导体器件及制备方法、电子装置在审
| 申请号： | 201610936621.X | 申请日： | 2016-10-25 |
| 公开（公告）号： | CN107978674A | 公开（公告）日： | 2018-05-01 |
| 发明（设计）人： | 刘盼盼;张海洋 | 申请（专利权）人： | 中芯国际集成电路制造（上海）有限公司;中芯国际集成电路制造（北京）有限公司 |
| 主分类号： | H01L45/00 | 分类号： | H01L45/00 |
| 代理公司： | 北京市磐华律师事务所11336 | 代理人： | 高伟,冯永贞 |
| 地址： | 201203 *** | 国省代码： | 上海;31 |
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| 摘要： | 本发明涉及一种半导体器件及制备方法、电子装置。所述方法包括提供半导体衬底，在所述半导体衬底上形成有多层叠层结构，每层所述叠层结构包括依次层叠的底部电极层和隔离层；图案化所述叠层结构至所述半导体衬底，以在所述叠层结构中形成若干沟槽和通过所述沟槽隔离的叠层结构单元；在所述叠层结构单元的侧壁上和所述沟槽的底部上形成绝缘层和牺牲层；图案化所述牺牲层，以在所述叠层结构单元的延伸方向上形成相互间隔的若干部分；在所述牺牲层上形成顶部电极层，以覆盖所述牺牲层。通过本发明所述方法可以改进沟槽的轮廓性能，以提高所述3D RRAM的性能，降低功能损耗。 | ||
| 搜索关键词： | 一种 半导体器件 制备 方法 电子 装置 | ||
【主权项】：
一种半导体器件的制备方法，其特征在于，所述方法包括：提供半导体衬底，在所述半导体衬底上形成有多层叠层结构，每层所述叠层结构包括依次层叠的底部电极层和隔离层；图案化所述叠层结构至所述半导体衬底，以在所述叠层结构中形成若干沟槽和通过所述沟槽隔离的叠层结构单元；在所述叠层结构单元的侧壁上和所述沟槽的底部上形成绝缘层和牺牲层；图案化所述牺牲层，以在所述叠层结构单元的延伸方向上形成相互间隔的若干部分；在所述牺牲层上形成顶部电极层，以覆盖所述牺牲层。
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