[发明专利]一种打包模块和打包方法有效
| 申请号： | 201610885469.7 | 申请日： | 2016-10-10 |
| 公开（公告）号： | CN107918533B | 公开（公告）日： | 2021-03-05 |
| 发明（设计）人： | 郭潇蔚 | 申请（专利权）人： | 海信视像科技股份有限公司 |
| 主分类号： | G06F3/147 | 分类号： | G06F3/147 |
| 代理公司： | 北京中博世达专利商标代理有限公司 11274 | 代理人： | 申健 |
| 地址： | 266555 山东省青*** | 国省代码： | 山东;37 |
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| 摘要： | 本发明实施例公开了一种打包模块和打包方法，涉及显示领域，通过实现iSP controller能够支持多像素并行输入，来解决现有技术中采用单像素输入方式导致的对器件的工作频率要求过高的问题。该打包模块包括：像素处理单元，用于按照时钟周期依次输入一像素行的多个第一像素组，每个第一像素组包括在一个时钟周期并行输入的N个像素；根据预设的端口像素数，从输入的像素中确定每个端口的首像素，并以端口的首像素起每N个像素组成一个第二像素组，直至该端口的像素重组完；将端口的第二像素组按照时钟周期依次输出至输入缓存处理单元；输入缓存处理单元，用于将同一像素行的各个端口的第二像素组存储于像素行的缓存中。 | ||
| 搜索关键词： | 一种 打包 模块 方法 | ||
【主权项】：
一种打包模块，其特征在于，包括：像素处理单元，用于按照时钟周期依次输入一像素行的多个第一像素组，每个所述第一像素组包括在一个所述时钟周期并行输入的N个像素；根据预设的端口像素数，从输入的所述像素中确定每个端口的首像素，并以所述端口的首像素起每N个像素组成一个第二像素组，直至该端口的像素重组完；将所述端口的第二像素组按照时钟周期依次输出至输入缓存处理单元；所述输入缓存处理单元，用于将同一像素行的各个端口的第二像素组存储于所述像素行的缓存中；其中，N＝2n，n为正整数。
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