[发明专利]一种打包模块和打包方法

说明书

本发明实施例公开了一种打包模块和打包方法，涉及显示领域，通过实现iSP controller能够支持多像素并行输入，来解决现有技术中采用单像素输入方式导致的对器件的工作频率要求过高的问题。该打包模块包括：像素处理单元，用于按照时钟周期依次输入一像素行的多个第一像素组，每个第一像素组包括在一个时钟周期并行输入的N个像素；根据预设的端口像素数，从输入的像素中确定每个端口的首像素，并以端口的首像素起每N个像素组成一个第二像素组，直至该端口的像素重组完；将端口的第二像素组按照时钟周期依次输出至输入缓存处理单元；输入缓存处理单元，用于将同一像素行的各个端口的第二像素组存储于像素行的缓存中。

技术领域

本发明涉及显示领域，尤其涉及一种打包模块和打包方法。

背景技术

在显示领域，尤其对于液晶显示面板，越来越高分辨率的要求，一步一步将常规接口对显示面板的驱动能力推向极限。在这个背景下，迷你低电压差分信号(mini LVDS)接口应运而生。相较于以前的常规接口来说，mini LVDS接口极大地提高了显示面板的分辨率，满足了显示面板对高分辨率的要求。前几年对mini LVDS接口的使用相当广泛，但是，由于mini LVDS接口在电路板上占用面积较大，而且随着电子显示产品价格的逐年降低，各厂家不得不通过不断减小电路板面积，来降低生产成本，保证利润空间。因此，集成数据流协议(integrated-Stream Protocol，简称iSP)接口产生了，相对于mini LVDS接口，iSP接口能够使用最少的接口信号实现对大分辨率的视频传输，很大程度上减少了电路板的面积，降低了生产成本。

随着显示分辨率的不断增加，为满足对于高分辨率的大数据量处理，视频处理芯片中多采用多像素并行处理的方式。iSP接口数据的传输是通过iSP接口控制器(iSPcontroller)控制的。而iSP controller是采用单像素输入的方式，这与视频处理芯片的多像素并行处理的方式不匹配。因此，参考图1所示，设计中往往需要单独增加一个多像素转单像素的转化模块才能适配现有的iSP controller的单像素输入格式。

但是单像素输入也就意味着输入一个像素就需要一个时钟，因此会要求iSPcontroller的时钟频率很高，而高时钟频率不仅会导致iSP controller功耗的增加，也会相应提高对iSP controller器件的特性要求。

发明内容

本发明的实施例提供一种打包模块和打包方法，通过实现iSP controller能够支持多像素并行输入，来解决现有iSP controller采用单像素输入方式导致的对iSPcontroller的工作频率要求过高的问题，进而避免了使iSP controller的功耗增加和对iSP controller器件的特性要求提高的问题。

为达到上述目的，本发明的实施例采用如下技术方案：

第一方面，本发明实施例提供了一种打包模块，包括：

像素处理单元，用于按照时钟周期依次输入一像素行的多个第一像素组，每个所述第一像素组包括在一个所述时钟周期并行输入的N个像素；根据预设的端口像素数，从输入的所述像素中确定每个端口的首像素，并以所述端口的首像素起每N个像素组成一个第二像素组，直至该端口的像素重组完；将所述端口的第二像素组按照时钟周期依次输出至输入缓存处理单元；所述输入缓存处理单元，用于将同一像素行的各个端口的第二像素组存储于所述像素行的缓存中；其中，N＝2ⁿ，n为正整数。

第二方面，本发明实施例提供了一种打包方法，包括：

按照时钟周期依次输入一像素行的多个第一像素组，每个所述第一像素组包括在一个所述时钟周期并行输入的N个像素；根据预设的端口像素数，从输入的所述像素中确定每个端口的首像素，并以所述端口的首像素起每N个像素组成一个第二像素组，直至该端口的像素重组完；将同一像素行的各个端口的第二像素组存储于所述像素行的缓存中；其中，N＝2ⁿ，n为正整数。