[发明专利]一种基于GAD定时检测位的时钟同步FPGA结构和方法

摘要

一种基于GAD定时检测位的时钟同步FPGA结构和方法，包括数字内插滤波器、数字鉴相器、第一环路滤波器、第二环路滤波器和数控振荡器；该数字内插滤波器一输入端，其输出端设置降采样模块；该降采样模块的一输出端作为数据输出，另一输出端连接数字鉴相器输入端；该数字鉴相器输出端连接第一环路滤波器输入端，该第一环路滤波器输出端连接第二环路滤波器输入端；该第二环路滤波器输出端连接数控振荡器，该数控振荡器连接数字内插滤波器另一输入端。本发明的结构和方法采用闭环结构的时钟同步原理来调整定时相位及频率的偏差，从而输出最佳的定时信号。能有效地消除发射机和接收机的时钟偏差，保证接收端进行正确的符号判决。

主权项

一种基于GAD定时检测位的时钟同步FPGA结构，其特征在于：包括数字内插滤波器、数字鉴相器、第一环路滤波器、第二环路滤波器和数控振荡器；该数字内插滤波器一输入端接收采样后的输入数据进行内插滤波，其输出端设置降采样模块用于降采样；该降采样模块的一输出端作为数据输出，另一输出端连接数字鉴相器输入端进行定时偏差估计；该数字鉴相器输出端连接第一环路滤波器输入端以滤除噪声，该第一环路滤波器输出端连接第二环路滤波器输入端以滤除高频分量；该第二环路滤波器输出端连接数控振荡器以调整输入数据的相位和频率，该数控振荡器输出端连接数字内插滤波器另一输入端作为其工作时钟，从而确定输入数据的最佳采样点。