[发明专利]一种基于GAD定时检测位的时钟同步FPGA结构和方法

权利要求书

1.一种基于GAD定时检测位的时钟同步FPGA结构，其特征在于：包括数字内插滤波器、数字鉴相器、第一环路滤波器、第二环路滤波器和数控振荡器；该数字内插滤波器一输入端接收采样后的输入数据进行内插滤波，其输出端设置降采样模块用于降采样；该降采样模块的一输出端作为数据输出，另一输出端连接数字鉴相器输入端进行定时偏差估计；该数字鉴相器输出端连接第一环路滤波器输入端以滤除噪声，该第一环路滤波器输出端连接第二环路滤波器输入端以滤除高频分量；该第二环路滤波器输出端连接数控振荡器以调整输入数据的相位和频率，该数控振荡器输出端连接数字内插滤波器另一输入端作为其工作时钟，从而确定输入数据的最佳采样点。

2.如权利要求1所述的一种基于GAD定时检测位的时钟同步FPGA结构，其特征在于：所述数字鉴相器为采用Gardner算法实现的数字鉴相器。

3.如权利要求1所述的一种基于GAD定时检测位的时钟同步FPGA结构，其特征在于：所述第一环路滤波器为数字二阶环路滤波器。

4.如权利要求1所述的一种基于GAD定时检测位的时钟同步FPGA结构，其特征在于：所述第二环路滤波器为数字锁相环环路滤波器。

5.如权利要求1或4所述的一种基于GAD定时检测位的时钟同步FPGA结构，其特征在于：所述第二环路滤波器采用K可逆计数器。

6.如权利要求1所述的一种基于GAD定时检测位的时钟同步结构，其特征在于：所述数控振荡器包括脉冲加减电路和除N计数器。

7.一种基于GAD定时检测位的时钟同步方法，其特征在于:接收采样后的输入数据进行内插滤波，再进行降采样；对降采样后的数据进行定时偏差估计得到相位误差；将该相位误差滤除噪声和高频分量，并调整频率和相位作为内插率波的工作时钟，从而重新确定输入数据的最佳采样点。