[发明专利]一种基于GAD定时检测位的时钟同步FPGA结构和方法

说明书

技术领域

本发明涉及数字通信领域，特别是一种基于GAD定时检测位的时钟同步FPGA结构和方法。

背景技术

在数字通信接收机中，符号时钟同步最关键的技术之一。在接收端，采样的时钟是自由振荡在某个固定的频率上的，因而同发送的符号时钟之间必然存在着频率和相位上的差异。这样，采样位置并不总是处于最佳判决点位置，有可能存在偏差甚至发生多采样或露采样，造成符号用于或者丢失。时钟同步即消除了发射机和接收机的时钟偏差，保证了接收端进行正确的符号判决。

目前，应用于QPSK信号的时钟同步常用算法分为闭环时钟同步算法和开环时钟同步算法两类。其中闭环结构算法包括：Gardner时钟同步算法、I/Q-GAD法；开环结构算法包括相位与时钟联合估计算法等。

发明内容

本发明的主要目的在于提出一种消除发送机和接收机的时钟偏差，包装接收机进行正确的符合判决的基于GAD定时检测位的时钟同步FPGA结构。

本发明采用如下技术方案：

一种基于GAD定时检测位的时钟同步FPGA结构，其特征在于：包括数字内插滤波器、数字鉴相器、第一环路滤波器、第二环路滤波器和数控振荡器；该数字内插滤波器一输入端接收采样后的输入数据进行内插滤波，其输出端设置降采样模块用于降采样；该降采样模块的一输出端作为数据输出，另一输出端连接数字鉴相器输入端进行定时偏差估计；该数字鉴相器输出端连接第一环路滤波器输入端以滤除噪声，该第一环路滤波器输出端连接第二环路滤波器输入端以滤除高频分量；该第二环路滤波器输出端连接数控振荡器以调整输入数据的相位和频率，该数控振荡器输出端连接数字内插滤波器另一输入端作为其工作时钟，从而确定输入数据的最佳采样点。

优选的，所述数字鉴相器为采用Gardner算法实现的数字鉴相器。

优选的，所述第一环路滤波器为数字二阶环路滤波器。

优选的，所述第二环路滤波器为数字锁相环环路滤波器。

优选的，所述第二环路滤波器采用K可逆计数器。

优选的，所述数控振荡器包括脉冲加减电路和除N计数器。

一种基于GAD定时检测位的时钟同步方法，其特征在于:接收采样后的输入数据进行内插滤波，再进行降采样；对降采样后的数据进行定时偏差估计得到相位误差；将该相位误差滤除噪声和高频分量，并调整频率和相位作为内插率波的工作时钟，从而重新确定输入数据的最佳采样点

由上述对本发明的描述可知，与现有技术相比，本发明具有如下有益效果：

本发明的结构和方法采用闭环结构的时钟同步原理，通过数字鉴相器，第一数字环路滤波器，第二数字环路滤波器、数控振荡器和内插滤波器等来调整定时相位及频率的偏差，从而输出最佳的定时信号。能有效地消除发射机和接收机的时钟偏差，保证接收端进行正确的符号判决。

附图说明

图1为本发明结构示意图；

图2为本发明K可逆计数器的原理图；

图3为本发明脉冲加减电路原理图。

具体实施方式

以下通过具体实施方式对本发明作进一步的描述。

参照图1，一种基于GAD定时检测位的时钟同步FPGA结构，包括数字内插滤波器、数字鉴相器、第一环路滤波器、第二环路滤波器和数控振荡器。该数字内插滤波器进行内插滤波以最大程度的降低噪声对后端同步环路的影响。数字内插滤波系统还要完成从AD5546输入的I、Q单路数据到易于FPGA处理的并行数据格式转换的任务，该AD5546为并行输入数模转换器，精密16/14位、低功耗、电流输出工作温度范围为40℃至+85℃。数字鉴相器、第一环路滤波器、第二环路滤波器和数控振荡器构成以全数字锁相环DPLL，用于实现相位的快速锁定。数字内插滤波器的输出端设置降采样模块，该降采样模块的一输出端作为数据输出，另一输出端连接数字鉴相器输入端。该数字鉴相器采用Gardner算法实现定时偏差估计，得到I、Q两路的相位差，其输出端连接第一环路滤波器输入端。该第一环路滤波器采用数字二阶环路滤波器，对鉴相结果进行积分以滤除噪声，从而具有跟踪环路频率误差的作用，其输出端连接第二环路滤波器输入端。该第二环路滤波器采用数字锁相环环路滤波器，具体可采用K可逆计数器，用于滤除高频分量，其输出端连接数控振荡器，该数控振荡器为累加溢出控制单元(NCO)，用于调整输入数据的相位和频率，包括脉冲加减电路和除N计数器，该数控振荡器的输出端连接数字内插滤波器另一输入端作为其工作时钟，从而确定输入数据的最佳采样点。