[发明专利]一种用于TIADC系统时钟失配误差的校准模块及其校准方法

摘要

本发明公布了一种用于TIADC时钟失配误差的校准模块及其校准方法，其特征包括延时模块、减法器模块、时钟采样模块、误差判断模块以及可变延时线模块；以第1个子通道ADC的采样时钟信号作为参考时钟信号，在其余M‑1个子通道ADC的采样时钟信号和M‑1个子通道ADC的采样保持电路之间分别设置有一个时钟校准模块；从而由M‑1个时钟校准模块构成校准模块。本发明适用于任意通道数的TIADC系统校准且适用于整个Nyquist采样频率以内的信号，能简单的获得各通道的时钟失配误差并进行高效的补偿，从而以较小的硬件开销快速准确地实现TIADC的时钟失配误差校准。

主权项

1.一种用于TIADC系统时钟失配误差的校准模块，所述TIADC系统是由模数转换模块和数据复合模块构成，所述模数转换模块是由M个采样保持电路和M个子通道ADC组成；所述M个采样保持电路分别由M个采样时钟信号进行控制；所述M个采样时钟信号是由所述TIADC系统的采样时钟通过分频器分频获得的；单个子通道ADC的采样时钟周期是所述TIADC系统的采样时钟周期的M倍；其特征是：以第1个子通道ADC的采样时钟信号clk1作为参考时钟信号，在其余M‑1个子通道ADC的采样时钟信号和M‑1个子通道ADC的采样保持电路之间分别设置有一个时钟校准模块；从而由M‑1个时钟校准模块构成校准模块；所述M‑1个时钟校准模块中的第i‑1个时钟校准模块是由第i‑1个延时模块、第i‑1个减法器模块、第2i‑3个和第2(i‑1)个时钟采样模块、第i‑1个误差判断模块和第i‑1个可变延时线模块组成；2≤i≤M；所述第i‑1个延时模块是将所述参考时钟信号clk1延时i‑1次系统的采样时钟周期后，获得第i‑1个延时信号clk1_delayi；所述第i‑1个延时信号clk1_delayi与第i子通道ADC的理想采样时钟信号对齐；所述第i‑1个减法器模块是将所述第i‑1个延时信号clk1_delayi与第i个采样时钟信号clki做减法运算后，获得第i‑1个输出信号outi；所述第2i‑3个时钟采样模块是利用所述第i‑1个延时信号clk1_delayi对所述第i‑1个输出信号outi进行采样，获得的采样输出信号outi1传递给所述第i‑1个误差判断模块；所述第2(i‑1)个时钟采样模块是利用所述第i个采样时钟信号clki对所述第i‑1个输出信号outi进行采样，获得的采样输出信号outii传递给所述第i‑1个误差判断模块；所述第i‑1个误差判断模块对所述采样输出信号outi1和outii进行对比，判断第i个子通道ADC的时钟失配误差正负情况，从而获得第i‑1个判断信号choosei；所述第i‑1个可变延时线模块根据所述第i‑1个判断信号choosei采用可变延时线的控制方式对第i个采样时钟信号clki的时钟失配误差进行补偿；从而获得第i个子通道ADC的校准信号clki_out；所述校准模块将M‑1个子通道ADC的校准信号依次输出给所述模数转换模块；所述模数转换模块根据所接收的参考时钟信号clk1和M‑1个子通道ADC的校准信号对模拟输入信号X(t)进行采样，从而获得M个子通道ADC的输出结果；所述数据复合模块将所述模数转换模块的M个输出结果进行合并，从而获得一路数字输出信号Y(n)。