[发明专利]基于FPGA的逻辑画面叠加装置及方法

摘要

本发明涉及一种基于FPGA的逻辑画面叠加装置，它包括上层接口模块、图像参数缓存模块、图像参数转换模块、逻辑画面叠加控制模块、逻辑画面产生模块、图像产生控制模块、图像存储控制模块、RGB画面输出模块、RGB画面时序产生模块和多传输链路低电压差分信号传输模块。本发明可通过FPGA实现逻辑画面叠加的功能。

主权项

一种基于FPGA的逻辑画面叠加装置，它包括上层接口模块(1)、图像参数缓存模块(2)、图像参数转换模块(3)、逻辑画面叠加控制模块(4)、逻辑画面产生模块(6)、图像产生控制模块(7)、图像存储控制模块(8)、RGB画面输出模块(10)、RGB画面时序产生模块(11)和多传输链路低电压差分信号传输模块(13)；其中，所述上层接口模块(1)的逻辑画面参数输出端连接图像参数缓存模块(2)的信号输入端，图像参数缓存模块(2)的信号输出端连接图像参数转换模块(3)的逻辑画面缓存参数输入端，所述图像参数转换模块(3)的逻辑画面参数及控制命令输出端分别连接逻辑画面叠加控制模块(4)和逻辑画面产生模块(6)的信号输入端，逻辑画面叠加控制模块(4)和逻辑画面产生模块(6)的信号输出端连接图像产生控制模块(7)的图像数据输入端，图像产生控制模块(7)的信号输出端连接图像存储控制模块(8)的信号输入端，图像存储控制模块(8)的通信端连接RGB画面输出模块(10)的通信端，RGB画面时序产生模块(11)的RGB同步信号输出端连接RGB画面输出模块(10)的RGB同步信号输入端，所述RGB画面输出模块(10)的RGB图像信号输出端连接多传输链路低电压差分信号传输模块(13)的RGB图像信号输入端，多传输链路低电压差分信号传输模块(13)的LVDS视频信号输出端用于连接待测液晶模组(5)；所述上层接口模块(1)的LVDS传输编码控制信号输出端、模组显示色阶位宽控制信号输出端和LVDS传输链路数控制信号输出端分别连接多传输链路低电压差分信号传输模块(13)对应的LVDS传输编码控制信号输入端、模组显示色阶位宽控制信号输入端和LVDS传输链路数控制信号输入端；所述图像参数转换模块(3)的液晶模组图像时序信号输出端连接RGB画面时序产生模块(11)的液晶模组图像时序信号输入端，图像参数转换模块(3)的图像控制信号输出端分别连接RGB画面输出模块(10)和图像产生控制模块(7)的图像控制信号输入端，所述图像存储控制模块(8)的图像存储状态信号输出端连接图像参数转换模块(3)的图像存储状态信号输入端。