[发明专利]自动时钟树综合例外生成有效
| 申请号： | 201480007956.2 | 申请日： | 2014-03-11 |
| 公开（公告）号： | CN104981806B | 公开（公告）日： | 2019-05-17 |
| 发明（设计）人： | S-M·常;曹爱群;C-L·丁 | 申请（专利权）人： | 美商新思科技有限公司 |
| 主分类号： | G06F17/50 | 分类号： | G06F17/50;G06F1/04 |
| 代理公司： | 北京市金杜律师事务所 11256 | 代理人： | 王茂华 |
| 地址： | 美国加利*** | 国省代码： | 美国;US |
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| 摘要： | 描述了用于自动生成时钟树综合(CTS)例外的系统和技术。过程可以使用一个或多个标准来标识在时钟偏差最小化期间可以被忽略的顺序电路元件。例如，过程可以标识由于结构的原因其时钟偏差不能与其他顺序电路元件平衡的顺序电路元件，标识与时钟树中的其他顺序时序元件不具有时序关系的顺序时序元件，和/或标识数据管脚具有足够大的松弛使得时钟偏差不被预期为引起任何数据管脚处的时序违规的顺序电路元件。接下来，处理可以基于所标识的顺序电路元件来生成时钟树例外。 | ||
| 搜索关键词： | 自动 时钟 综合 例外 生成 | ||
【主权项】：
1.一种用于针对电路设计生成时钟树综合例外的方法，所述方法包括：在所述电路设计中标识在时钟偏差最小化期间可以被忽略的顺序电路元件的集合，其中所述顺序电路元件的集合包括其数据管脚具有大于阈值松弛值的松弛值的顺序电路元件；基于标识的顺序电路元件的所述集合来生成时钟树综合例外；以及基于所述时钟树综合例外创建向所述电路设计中的一个或多个顺序电路元件分配时钟信号的电路。
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