[发明专利]自动时钟树综合例外生成

说明书

描述了用于自动生成时钟树综合(CTS)例外的系统和技术。过程可以使用一个或多个标准来标识在时钟偏差最小化期间可以被忽略的顺序电路元件。例如，过程可以标识由于结构的原因其时钟偏差不能与其他顺序电路元件平衡的顺序电路元件，标识与时钟树中的其他顺序时序元件不具有时序关系的顺序时序元件，和/或标识数据管脚具有足够大的松弛使得时钟偏差不被预期为引起任何数据管脚处的时序违规的顺序电路元件。接下来，处理可以基于所标识的顺序电路元件来生成时钟树例外。

技术领域

本发明涉及电路设计期间的时钟树综合。更具体地，本发明涉及自动时钟树综合例外生成。

背景技术

当前半导体技术的进步使得有可能将亿万个晶体管集成到单个半导体芯片上。这种半导体集成密度的急剧增加已经使得电路设计更具挑战性。

时钟树综合(CTS)是电子设计自动化(EDA)中的重要步骤，其是指创建用于向电路设计中的顺序电路元件的集合分配时钟信号的时钟分配网络的过程。由CTS生成的时钟树的质量会对EDA设计流程中的下游步骤具有显著的影响。

发明内容

本文描述的一些实施例自动地生成CTS例外。CTS例外指示CTS引擎在时钟偏差最小化期间忽略一个或多个顺序电路元件。一旦已经生成了用于电路设计的CTS例外，就可以通过使用CTS例外对电路设计执行CTS。

本文描述的一些实施例使用一个或多个标准来标识可以在时钟偏差最小化期间被忽略的顺序电路元件。具体地，一些实施例可以标识由于结构的原因其时钟偏差不能够与其他顺序电路元件平衡的顺序电路元件，标识与时钟树中的其他顺序时序元件不具有时序关系的顺序时序元件，和/或标识其数据管脚具有足够大的松弛使得时钟偏差不被预期为引起任何数据管脚处的时序违规的顺序电路元件。接下来，实施例可以基于所标识的顺序电路元件来生成时钟树例外。

附图说明

图1示出了根据本文描述的一些实施例的同步电路。

图2示出了根据本文描述的一些实施例的在结构上不可能平衡时钟树的情况。

图3示出了根据本文描述的一些实施例的用于生成CTS例外的过程。

图4示出了根据本文描述的一些实施例的计算机系统。

具体实施方式

以下描述被呈现以使得本领域技术人员能够制造并使用本发明，并且在特定应用及其需求的上下文中被提供。针对所公开的实施例的各种修改对于本领域技术人员而言将是显而易见的，并且在此定义的总体原则可以被应用于其它实施例和应用而并不偏离本发明的精神和范围。因此，本发明不限于所示的实施例，而是将被赋予与在此公开的原则和特征一致的最宽范围。在本公开中，当术语“和/或”与实体列表一同使用时，其指代该实体列表中的所有可能组合。例如，短语“X、Y和/或Z”覆盖了以下情形：(1)仅X；(2)仅Y；(3)仅Z；(4)X和Y；(6)X和Z；(6)Y和Z；以及(7)X、Y和Z。此外，在本公开中，术语“基于”是指“仅基于或部分基于”。

电子设计自动化(EDA)流程的概述

EDA流程能够被用来创建电路设计。一旦电路设计完成，其能够进行制造、封装和装配以生产集成电路芯片。EDA流程可以包括多个步骤，并且每个步骤能够涉及到使用一种或多种EDA软件工具。以下描述了一些EDA步骤和软件工具。EDA步骤和软件工具的这些示例仅出于说明的目的而非旨在将实施例限于所公开的形式。

一些EDA软件工具使得电路设计者能够描述电路设计的功能。这些工具还使得电路设计者能够执行假设情景(what-if)规划以完善功能、检查成本等。在逻辑设计和功能验证期间，能够编写针对系统中的模块的例如SystemVerilog的HDL(硬件描述语言)代码并且能够检查设计的功能准确性，例如，能够对设计进行检查以确保其产生正确的输出。