[发明专利]延迟线电路及半导体集成电路有效
| 申请号： | 201410718171.8 | 申请日： | 2014-05-29 |
| 公开（公告）号： | CN105322923B | 公开（公告）日： | 2018-09-11 |
| 发明（设计）人： | 刘权锋;段慧婕 | 申请（专利权）人： | 上海兆芯集成电路有限公司 |
| 主分类号： | H03K5/14 | 分类号： | H03K5/14 |
| 代理公司： | 北京市柳沈律师事务所 11105 | 代理人： | 钱大勇 |
| 地址： | 上海市张江高科技*** | 国省代码： | 上海;31 |
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| 摘要： | 延迟线电路及半导体集成电路。延迟线电路包括精调延迟单元和粗调延迟单元，精调延迟单元包括精调延迟电路，精调延迟电路包括多个第二PMOS晶体管，并联耦接于电源电压及第一PMOS晶体管的源极之间，第二PMOS晶体管的栅极特征的宽度相等；第三PMOS晶体管，耦接于电源电压及第一PMOS晶体管的源极间，第三PMOS晶体管的栅极特征的宽度小于第二PMOS晶体管的栅极特征的宽度；第二NMOS晶体管，并联耦接于接地电压及第一NMOS晶体管的源极间，第二NMOS晶体管的栅极特征的宽度相等；第三NMOS晶体管，耦接于接地电压及第一NMOS晶体管的源极之间，第三NMOS晶体管的栅极特征的宽度小于第二NMOS晶体管的栅极特征的宽度。 | ||
| 搜索关键词： | 延迟线 电路 半导体 集成电路 | ||
【主权项】：
1.一种半导体集成电路，包括：多个核心晶体管，所述核心晶体管的栅极特征互相平行；以及电路模块，包括多个半导体装置，其中每一半导体装置包括：基板；N型井区，位于该基板中；第一主动区，位于该N型井区中；多个第一源极，形成于该第一主动区中；多个第一漏极，形成于该第一主动区中；多个第一栅极特征，每一所述第一栅极特征设置于所述第一源极中的一个第一源极以及所述第一漏极中的一个第一漏极之间的该第一主动区上，所述第一栅极特征互相平行；第二主动区，位于该N型井区中并平行于该第一主动区；多个第二源极，形成于该第二主动区中；多个第二漏极，形成于该第二主动区中；以及多个第二栅极特征，每一所述第二栅极特征设置于所述第二源极中的一个第二源极以及所述第二漏极中的一个第二漏极之间的该第二主动区上，所述第二栅极特征互相平行；其中所述第一栅极特征的宽度大于所述第二栅极特征的宽度。
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