[发明专利]延迟线电路及半导体集成电路

权利要求书

1.一种半导体集成电路，包括：

多个核心晶体管，所述核心晶体管的栅极特征互相平行；以及

电路模块，包括多个半导体装置，其中每一半导体装置包括：

基板；

N型井区，位于该基板中；

第一主动区，位于该N型井区中；

多个第一源极，形成于该第一主动区中；

多个第一漏极，形成于该第一主动区中；

多个第一栅极特征，每一所述第一栅极特征设置于所述第一源极中的一个第一源极以及所述第一漏极中的一个第一漏极之间的该第一主动区上，所述第一栅极特征互相平行；

第二主动区，位于该N型井区中并平行于该第一主动区；

多个第二源极，形成于该第二主动区中；

多个第二漏极，形成于该第二主动区中；以及

多个第二栅极特征，每一所述第二栅极特征设置于所述第二源极中的一个第二源极以及所述第二漏极中的一个第二漏极之间的该第二主动区上，所述第二栅极特征互相平行；

其中所述第一栅极特征的宽度大于所述第二栅极特征的宽度。

2.根据权利要求1所述的半导体集成电路，其中每一所述半导体装置还包括：

P型井区，位于该基板中；

第三主动区，位于该P型井区中；

多个第三源极，形成于该第三主动区中；

多个第三漏极，形成于该第三主动区中；

多个第三栅极特征，每一所述第三栅极特征设置于所述第三源极中的一个第三源极以及所述第三漏极中的一个第三漏极之间的该第三主动区上，所述第三栅极特征互相平行；

第四主动区，位于该P型井区中并平行于该第三主动区；

多个第四源极，形成于该第四主动区中；

多个第四漏极，形成于该第四主动区中；以及

多个第四栅极特征，每一所述第四栅极特征设置于所述第四源极中的一个第四源极以及所述第四漏极中的一个第四漏极之间的该第四主动区上，所述第四栅极特征互相平行；

其中所述第三栅极特征的宽度大于所述第四栅极特征的宽度。

3.根据权利要求2所述的半导体集成电路，其中该电路模块为一延迟线电路模块，所述半导体装置包括精调延迟单元以及多个粗调延迟单元，该半导体集成电路还包括信号线，该信号线依序串接该精调延迟单元以及所述粗调延迟单元，该延迟线电路模块的输入端耦接至该精调延迟单元的输入端，该精调延迟单元以及所述粗调延迟单元其中每一个的输出端通过一开关耦接至该延迟线电路模块一输出端。

4.根据权利要求3所述的半导体集成电路，其中每一粗调延迟单元的延时为该精调延迟单元的延时步长的正整数倍。

5.根据权利要求4所述的半导体集成电路，其中该精调延迟单元包括二个精调延迟电路，每一精调延迟电路包括：

第一PMOS晶体管；

第一NMOS晶体管，其漏极耦接至该第一PMOS晶体管的漏极，其栅极耦接至该第一PMOS晶体管的栅极；

多个第二PMOS晶体管，并联耦接于一电源电压以及该第一PMOS晶体管的源极之间，每一第二PMOS晶体管包括所述第一栅极特征其中至少一第一栅极特征；

至少一个第三PMOS晶体管，耦接于该电源电压以及该第一PMOS晶体管的源极之间，包括所述第二栅极特征其中至少一个第二栅极特征；

多个第二NMOS晶体管，并联耦接于接地电压以及该第一NMOS晶体管的源极之间，每一所述第二NMOS晶体管包括所述第三栅极特征其中至少一个第三栅极特征；以及

至少一个第三NMOS晶体管，耦接于该接地电压以及该第一NMOS晶体管的源极之间，包括所述第四栅极特征其中至少一第四栅极特征。

6.根据权利要求5所述的半导体集成电路，其中所述第二PMOS晶体管中的一个第二PMOS晶体管的栅极耦接至该电源电压，所述第二PMOS晶体管中该第二PMOS晶体管以外的每一个第二PMOS晶体管的栅极耦接至控制器，该至少一个第三PMOS晶体管的栅极耦接至该控制器，所述第二NMOS晶体管中的一个第二NMOS晶体管的栅极耦接至该接地电压，所述第二NMOS晶体管中该第二NMOS晶体管以外的每一个第二NMOS晶体管的栅极耦接至该控制器，且该至少一个第三NMOS晶体管的栅极耦接至该控制器。