[发明专利]延迟线电路及半导体集成电路

说明书

延迟线电路及半导体集成电路。延迟线电路包括精调延迟单元和粗调延迟单元，精调延迟单元包括精调延迟电路，精调延迟电路包括多个第二PMOS晶体管，并联耦接于电源电压及第一PMOS晶体管的源极之间，第二PMOS晶体管的栅极特征的宽度相等；第三PMOS晶体管，耦接于电源电压及第一PMOS晶体管的源极间，第三PMOS晶体管的栅极特征的宽度小于第二PMOS晶体管的栅极特征的宽度；第二NMOS晶体管，并联耦接于接地电压及第一NMOS晶体管的源极间，第二NMOS晶体管的栅极特征的宽度相等；第三NMOS晶体管，耦接于接地电压及第一NMOS晶体管的源极之间，第三NMOS晶体管的栅极特征的宽度小于第二NMOS晶体管的栅极特征的宽度。

本申请是申请日为2014年5月29日、申请号为201410235939.6、发明名称为“延迟线电路及半导体集成电路”的发明专利申请的分案申请。

技术领域

本发明涉及一种延迟线电路，且特别涉及系统芯片的延迟线电路。

背景技术

在系统芯片(System On Chip，SOC)中有大量的处理信号之间相位关系的电路，并且需要通过多位的数字编码控制相位关系，延迟线电路(delay line circuit)就是为了实现这样的功能，例如一个延迟线电路由7位的数字编码控制，便可以实现较输入信号增加0～127个延时步长(delay step)范围内的延时调节，进而控制输出信号与参考信号之间的相位关系。

图1所示为根据现有技术的延迟线电路10的示意图。延迟线电路10包括精调延迟单元(fine delay unit)FD、粗调延迟单元(coarse delay unit)CD1～CD31、虚置(dummy)粗调延迟单元DCD以及开关SW0～SW31。输入至精调延迟单元FD的控制信号编码有4组。开关控制信号C0～C31用以控制32个开关SW0～SW31的导通与截止，每次只能有其中一个开关为导通。如此一来，7位共128个编码就分为了4乘以32。每个粗调延迟单元CDN的延时(delay)相等且为精调延迟单元FD的延时步长的4倍。

图2为精调延迟单元FD的电路图。精调延迟单元FD包括如图2连结方式所示的P型金属氧化物半导体(P-type Metal Oxide Semiconductor，PMOS)晶体管P1～P10以及N型金属氧化物半导体(N-type Metal Oxide Semiconductor，NMOS)晶体管N1～N10。PMOS晶体管P9和NMOS晶体管N9的连结方式类似于反相器，PMOS晶体管P1～P4并联耦接于PMOS晶体管P9的源极以及电源电压DVDD之间，PMOS晶体管P1的栅极耦接至接地电压DVSS，PMOS晶体管P2～P4的栅极分别耦接至控制信号SP0～SP2，NMOS晶体管N1～N4并联耦接于NMOS晶体管N9的源极以及接地电压DVSS之间，NMOS晶体管N1的栅极耦接至电源电压DVDD，NMOS晶体管N2～N4的栅极分别耦接至控制信号SN0～SN2。控制信号SN0～SN2分别为控制信号SP0～SP2的反相。举例而言，控制信号SP0为0时，控制信号SN0为1，而当控制信号SP1为1时，控制信号SN1为0。PMOS晶体管P5～P8和P10以及NMOS晶体管N5～N8和N10的连接方式与上述PMOS晶体管P1～P4和P9以及NMOS晶体管N1～N4和N9的连接方式相同因此不再复述。精调延迟单元FD通过控制PMOS晶体管P2～P4、P6～P8以及NMOS晶体管N2～N4、N6～N8的导通与截止来实现延时的变化。举例而言，当控制信号SP0～SP2皆为0且控制信号SN0～SN2皆为1时，精调延迟单元FD的延时最小，而当SP0～SP2皆为1且控制信号SN0～SN2皆为0时，精调延迟单元FD的延时最大。

图3为粗调延迟单元CD1的电路图。粗调延迟单元CD2～CD31皆与粗调延迟单元CD1相同因此不再复述。粗调延迟单元CD1包括PMOS晶体管P11～P14以及NMOS晶体管N11～N14。在粗调延迟单元CD1中，通过调整各晶体管的尺寸来达成使粗调延迟单元的延时为精调延迟单元FD的延时步长的4倍。