[发明专利]单一多晶硅层非易失性存储器的阵列结构

摘要

一种单一多晶硅层非易失性记忆的阵列结构，包括：一第一多次编程区块、一第二多次编程区块与一第一一次编程区块。第一多次编程区块连接至一第一字线、一第一源极线、一第一抹除线与多条位线；一第二多次编程区块连接至一第二字线、一第二源极线，其中该第二多次编程区块与该第一多次编程区块分享该第一抹除线与这些位线；以及一第一一次编程区块连接至一第三字线，其中该第一一次编程区块与该第一多次编程区块分享该第一源极线与这些位线。

主权项

一种单一多晶硅层非易失性记忆的阵列结构，包括：第一字线；第一源极线；第一抹除线；第一位线；第二位线；第一记忆胞，该第一记忆胞中具有第一p型晶体管、第二p型晶体管、与第一n型晶体管，其中该第一p型晶体管的源极连接至该第一源极线，该第一p型晶体管的栅极连接至该第一字线，该第一p型晶体管的漏极连接至该第二p型晶体管的源极，该第二p型晶体管的漏极连接至该第一位线，该第二p型晶体管的栅极连接至该第一n型晶体管的栅极，该第一n型晶体管的漏极与源极连接至该第一抹除线；以及第二记忆胞，该第二记忆胞中具有第三p型晶体管、第四p型晶体管、与第二n型晶体管，其中该第三p型晶体管的源极连接至该第一源极线，该第三p型晶体管的栅极连接至该第一字线，该第三p型晶体管的漏极连接至该第四p型晶体管的源极，该第四p型晶体管的漏极连接至该第二位线，该第四p型晶体管的栅极连接至该第二n型晶体管的栅极，该第二n型晶体管的漏极与源极连接至该第一抹除线；其中，该第二p型晶体管与该第一n型晶体管的栅极为相连的第一浮动栅极；且该第四p型晶体管与该第二n型晶体管的栅极为相连的第二浮动栅极。