[发明专利]单一多晶硅层非易失性存储器的阵列结构

权利要求书

1.一种单一多晶硅层非易失性记忆的阵列结构，包括：

第一字线；

第一源极线；

第一抹除线；

第一位线；

第二位线；

第一记忆胞，该第一记忆胞中具有第一p型晶体管、第二p型晶体管、与第一n型晶体管，其中该第一p型晶体管的源极连接至该第一源极线，该第一p型晶体管的栅极连接至该第一字线，该第一p型晶体管的漏极连接至该第二p型晶体管的源极，该第二p型晶体管的漏极连接至该第一位线，该第二p型晶体管的栅极连接至该第一n型晶体管的栅极，该第一n型晶体管的漏极与源极连接至该第一抹除线；以及

第二记忆胞，该第二记忆胞中具有第三p型晶体管、第四p型晶体管、与第二n型晶体管，其中该第三p型晶体管的源极连接至该第一源极线，该第三p型晶体管的栅极连接至该第一字线，该第三p型晶体管的漏极连接至该第四p型晶体管的源极，该第四p型晶体管的漏极连接至该第二位线，该第四p型晶体管的栅极连接至该第二n型晶体管的栅极，该第二n型晶体管的漏极与源极连接至该第一抹除线；

其中，该第二p型晶体管与该第一n型晶体管的栅极为相连的第一浮动栅极；且该第四p型晶体管与该第二n型晶体管的栅极为相连的第二浮动栅极。

2.如权利要求1所述的单一多晶硅层非易失性记忆的阵列结构，还包括：

第二字线；

第二源极线；

第三记忆胞，该第三记忆胞中具有第五p型晶体管、第六p型晶体管、与第三n型晶体管，其中该第五p型晶体管的源极连接至该第二源极线，该第五p型晶体管的栅极连接至该第二字线，该第五p型晶体管的漏极连接至该第六p型晶体管的源极，该第六p型晶体管的漏极连接至该第一位线，该第六p型晶体管的栅极连接至该第三n型晶体管的栅极，该第三n型晶体管的漏极与源极连接至该第一抹除线；以及

第四记忆胞，该第四记忆胞中具有第七p型晶体管、第八p型晶体管、与第四n型晶体管，其中该第七p型晶体管的源极连接至该第二源极线，该第七p型晶体管的栅极连接至该第二字线，该第七p型晶体管的漏极连接至该第八p型晶体管的源极，该第八p型晶体管的漏极连接至该第二位线，该第八p型晶体管的栅极连接至该第四n型晶体管的栅极，该第四n型晶体管的漏极与源极连接至该第一抹除线；

其中，该第六p型晶体管与该第三n型晶体管的栅极为相连的第三浮动栅极；且该第八p型晶体管与该第四n型晶体管的栅极为相连的第四浮动栅极。

3.如权利要求1所述的单一多晶硅层非易失性记忆的阵列结构，还包括：

第二字线；

第二源极线；

第三位线；以及

第三记忆胞，该第三记忆胞中具有第五p型晶体管、第六p型晶体管、与第三n型晶体管，其中该第五p型晶体管的源极连接至该第二源极线，该第五p型晶体管的栅极连接至该第二字线，该第五p型晶体管的漏极连接至该第六p型晶体管的源极，该第六p型晶体管的漏极连接至该第三位线，该第六p型晶体管的栅极连接至该第三n型晶体管的栅极，该第三n型晶体管的漏极与源极为浮接；

其中，该第六p型晶体管与该第三n型晶体管的栅极为相连的第三浮动栅极。

4.如权利要求3所述的单一多晶硅层非易失性记忆的阵列结构，还包括：

第四位线；以及

第四记忆胞，该第四记忆胞中具有第七p型晶体管、第八p型晶体管、与第四n型晶体管，其中该第七p型晶体管的源极连接至该第二源极线，该第七p型晶体管的栅极连接至该第二字线，该第七p型晶体管的漏极连接至该第八p型晶体管的源极，该第八p型晶体管的漏极连接至该第四位线，该第八p型晶体管的栅极连接至该第四n型晶体管的栅极，该第四n型晶体管的漏极与源极为浮接；

其中，该第八p型晶体管与该第四n型晶体管的栅极为相连的第四浮动栅极。

5.如权利要求1所述的单一多晶硅层非易失性记忆的阵列结构，还包括：

第二字线；

第二源极线；

第三位线；以及

第三记忆胞，该第三记忆胞中具有第五p型晶体管与第六p型晶体管，其中该第五p型晶体管的源极连接至该第二源极线，该第五p型晶体管的栅极连接至该第二字线，该第五p型晶体管的漏极连接至该第六p型晶体管的源极，该第六p型晶体管的漏极连接至该第三位线，该第六p型晶体管的栅极为浮接。