[发明专利]单一多晶硅层非易失性存储器的阵列结构

说明书

技术领域

本发明涉及一种非易失性存储器(nonvolatile memory)，且特别涉及一种单一多晶硅层非易失性存储器的阵列结构。

背景技术

请参照图1，其所绘示为已知具可编程的双多晶硅层非易失性存储器(programmable dual-poly nonvolatile memory)的记忆胞示意图。此记忆胞中包括浮动栅极晶体管(floating-gate transistor)。此浮动栅极晶体管包括堆迭且不相接触的二个栅极，上方为控制栅极(control gate)12连接至控制线(C)、下方为浮动栅极(floating gate)14。而在P型基板(P-substrate)中包括一n型源极掺杂区域(n type source doped region)连接至源极线(S)以及一n型漏极掺杂区域(n type drain doped region)连接至漏极线(D)。

举例来说，在编程状态(programmed state)时，漏极线(D)提供一高电压(例如+16V)、源极线(S)提供一接地电压(Ground)、控制线(C)提供一控制电压(例如+25V)。因此，当电子由源极线(S)经过n通道(n-channel)至漏极线(D)的过程，热载子(hot carrier)，例如热电子(hot electron)，会被控制栅极12上的控制电压所吸引并且注入(inject)浮动栅极14中。此时，浮动栅极14累积许多载子(carrier)，因此可视为第一存储状态(例如“0”)。

在未编程状态(not-programmed state)时，浮动栅极14中没有任何载子(carrier)，因此可视为第二存储状态(例如“1”)。

换句话说，在第一存储状态以及第二存储状态将造成浮动栅极晶体管的漏极电流(id)与栅极源电压(Vgs)的特性(id-Vgs characteristic)变化。因此，根据漏极电流(id)与栅极源电压(Vgs)的特性(id-Vgs characteristic)变化即可得知浮动栅极晶体管的存储状态。

然而，双多晶硅层的非易失性存储器由于需要分开制作浮动栅极14以及控制栅极12，因此需要较多的制作步骤才可完成，并且不相容于传统标准CMOS晶体管的工艺。

美国专利US6678190公开一种具可编程的单一多晶硅层非易失性存储器。请参照图2A，其所绘示为已知具可编程的单一多晶硅层非易失性存储器的记忆胞示意图；图2B所绘示为已知具可编程的单一多晶硅层非易失性存储器的记忆胞的俯视图；图2C所绘示为已知具可编程的单一多晶硅层非易失性存储器的记忆胞的电路图。

如图2A至图2C所示，已知具可编程的单一多晶硅层非易失性存储器的记忆胞包括二个串接(serially connected)的p型晶体管。第一p型晶体管(第一PMOS)作为选择晶体管(select transistor)，其选择栅极(select gate)24连接至一选择栅极电压(select gate voltage，V_SG)，p型源极掺杂区域(p type source doped region)21连接至源极线电压(source line voltage，V_SL)。再者，p型漏极掺杂区域22可视为第一p型晶体管的p型漏极掺杂区域(p type drain doped region)与第二p型晶体管的p型第一掺杂区域相互连接。第二p型晶体管(第二PMOS)上方包括一浮动栅极26，其p型第二掺杂区域23连接至位线电压(bit line voltage，V_BL)。再者，该二p型晶体管制作于一N型井区(N-well，NW)其连接至一N型井区电压(N-well voltage，V_NW)。

再者，经由适当地控制选择栅极电压(V_SG)、源极线电压(V_SL)、位线电压(V_BL)、以及N型井区电压(V_NW)即可以使已知具可编程的单一多晶硅层非易失性存储器进入编程状态、或者读取状态。

由于已知具可编程的单一多晶硅层非易失性存储器的记忆胞中，2个p型晶体管各仅有一个栅极24、26，因此可完全相容于传统标准CMOS晶体管的工艺。