[发明专利]用于多个顺序地址转换的合并的TLB结构有效
| 申请号： | 201410498401.4 | 申请日： | 2014-09-25 |
| 公开（公告）号： | CN104516833B | 公开（公告）日： | 2018-02-06 |
| 发明（设计）人： | B·W·钦;S·S·穆克吉;W·P·斯尼德二世;M·S·伯通;R·E·凯斯勒 | 申请（专利权）人： | 凯为公司 |
| 主分类号： | G06F12/10 | 分类号： | G06F12/10 |
| 代理公司： | 北京市金杜律师事务所11256 | 代理人： | 王茂华 |
| 地址： | 美国加利*** | 国省代码： | 暂无信息 |
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| 摘要： | 本发明的各实施方式总体上涉及用于多个顺序地址转换的合并的TLB结构。具体地，一种支持虚拟化的计算机系统可以维护多个地址空间。每个客户机操作系统使用多个客户机虚拟地址(GVA)，这些客户机虚拟地址被转换成多个客户机物理地址(GPA)。一个管理一个或多个客户机操作系统的超管理器将多个GPA转换成多个根物理地址(RPA)。一个合并的转换旁视缓冲器(MTLB)高速缓存该多个地址域之间的多种转换，从而使能更快速的地址转换和存储器访问。该MTLB可以作为多个不同高速缓存逻辑可寻址，并且可以被重新配置成用于将不同的空间分配给每个逻辑高速缓存。 | ||
| 搜索关键词： | 用于 顺序 地址 转换 合并 tlb 结构 | ||
【主权项】：
一种将地址转换高速缓存在存储器架构中的电路，包括：一个高速缓存，被配置成用于存储多个地址域之间的多种转换，该高速缓存作为一个第一逻辑部分和一个第二逻辑部分可寻址，该第一逻辑部分被配置成用于存储一个第一地址域和一个第二地址域之间的多种转换，该第二逻辑部分被配置成用于存储该第二地址域与一个第三地址域之间的多种转换；一个处理器，被配置成用于使一个地址请求与该高速缓存匹配并输出一个相应的地址结果；以及一个寄存器，被配置成用于定义该第一和第二逻辑部分之间的一个边界，所述边界指示所述高速缓存内的位置，所述位置由存储在所述寄存器中的值定义。
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