[发明专利]用于多个顺序地址转换的合并的TLB结构

权利要求书

1.一种将地址转换高速缓存在存储器架构中的电路，包括：

一个高速缓存，被配置成用于存储多个地址域之间的多种转换，该高速缓存作为一个第一逻辑部分和一个第二逻辑部分可寻址，该第一逻辑部分被配置成用于存储一个第一地址域和一个第二地址域之间的多种转换，该第二逻辑部分被配置成用于存储该第二地址域与一个第三地址域之间的多种转换；

一个处理器，被配置成用于使一个地址请求与该高速缓存匹配并输出一个相应的地址结果；以及

一个寄存器，被配置成用于定义该第一和第二逻辑部分之间的一个边界，所述边界指示所述高速缓存内的位置，所述位置由存储在所述寄存器中的值定义。

2.如权利要求1所述的电路，其中，该处理器被进一步配置成用于使该第一地址域中的一个地址请求与该第一逻辑部分中的多个条目匹配，从而确定一个具有该第二地址域中的一个地址的相应的条目。

3.如权利要求2所述的电路，其中，该处理器被进一步配置成用于使该第一逻辑部分中所确定的该条目与该第二逻辑部分中的多个条目匹配，从而确定一个具有该第三地址域中的一个地址的相应的条目，该地址结果包括该第三地址域中的该地址。

4.如权利要求1所述的电路，其中，该处理器被进一步配置成用于使该第二地址域中的一个地址请求与该第二逻辑部分中的多个条目匹配，从而确定一个具有该第三地址域中的一个地址的相应的条目，该地址结果包括该第三地址域中的该地址。

5.如权利要求1所述的电路，其中，该高速缓存中的多个条目的至少一个子集包括一个索引标识符，并且进一步包括一个解码器，该解码器被配置成用于基于该索引标识符定位该高速缓存中的一个条目。

6.如权利要求5所述的电路，其中，该地址请求包括该索引标识符的一个指示。

7.如权利要求6所述的电路，其中，该索引标识符被配置在一个索引标识符序列中，该序列的顺序取决于该地址请求的一个来源。

8.如权利要求1所述的电路，其中，该边界的位置根据一个存储于该寄存器的值而变化。

9.如权利要求8所述的电路，其中，该第一和该二逻辑部分中的至少一个的一个大小根据存储于该寄存器的该值而变化。

10.如权利要求9所述的电路，其中，该处理器被进一步配置成用于响应于该第一和第二逻辑部分中的该至少一个的该大小被改变来更新该高速缓存中的多个条目。

11.如权利要求1所述的电路，其中，该第一地址域是一个客户机虚拟地址域，该第二地址域是一个客户机物理地址域，并且该第三地址域是一个根物理地址域。

12.如权利要求1所述的电路，其中，该高速缓存中的每个条目包括一个指示该条目是该第一逻辑部分还是该第二逻辑部分的一个成员的位。

13.如权利要求12所述的电路，其中，该地址请求包括该位对应于所请求的一个条目的一个指示。

14.如权利要求1所述的电路，其中，该处理器被配置成用于在一个给定时间段内抑制多个匹配条目所导致的一次异常。

15.如权利要求14所述的电路，其中，该给定时间段包括多个发送该地址请求的来源之间的一种过渡。

16.如权利要求1所述的电路，其中，该高速缓存中的每个条目包括一个指示一个与该条目相关联的来源的位。

17.如权利要求1所述的电路，其中，该处理器被配置成用于基于该地址请求的一个来源控制对该第一逻辑部分和该第二逻辑部分的访问。

18.如权利要求1所述的电路，其中，一个高速缓存被进一步配置成作为一个第三逻辑部分可寻址，该第三逻辑部分被配置成用于存储该第三地址域与一个第四地址域之间的转换，并且其中，该寄存器被进一步配置成用于定义该第二和第三逻辑部分之间的一个边界。

19.如权利要求1所述的电路，其中，该处理器被进一步配置成用于基于该地址请求中的一个指示搜索该第一和第二逻辑部分中的所选择的一个或两者。

20.如权利要求1所述的电路，其中，该处理器被进一步配置成用于：在针对该地址请求检测该高速缓存中的一个丢失的条目时，输出一个对于对应于该丢失的条目的一种转换的请求。