[发明专利]分布式延迟锁定环路有效
| 申请号： | 201410438613.3 | 申请日： | 2014-08-29 |
| 公开（公告）号： | CN104426539B | 公开（公告）日： | 2018-01-23 |
| 发明（设计）人： | S·巴拉苏布拉马尼亚姆 | 申请（专利权）人： | 凯为公司 |
| 主分类号： | H03L7/085 | 分类号： | H03L7/085 |
| 代理公司： | 北京市金杜律师事务所11256 | 代理人： | 王茂华,马明月 |
| 地址： | 美国加利*** | 国省代码： | 暂无信息 |
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| 摘要： | 在一个实施例中，一个时钟分布电路包括一个全局延迟锁定环路(DLL)，该全局延迟锁定环路被配置成用于接收一个全局时钟输入信号(RCLK)、一个超前/滞后输入信号以及输出一个时钟信号。该电路包括多个时钟分布模块，每个时钟分布模块被配置成用于接收该全局DLL的输出、一个超前/滞后信号以及输出一个叶节点时钟信号，每个时钟分布模块进一步包括一个局部DLL。该全局DLL进一步被配置成用于基于其超前/滞后输入信号将这些叶节点时钟信号中的一个与一个参考时钟对准。每个时钟分布模块进一步被配置成用于基于其超前/滞后信号将其叶节点时钟信号与一个参考时钟对准。 | ||
| 搜索关键词： | 分布式 延迟 锁定 环路 | ||
【主权项】：
一种时钟分布电路，包括：一个全局延迟锁定环路(DLL)，被配置成用于接收一个全局时钟输入信号、一个超前/滞后输入信号以及输出一个时钟信号；以及多个时钟分布模块，每个时钟分布模块被配置成用于接收所述全局DLL的输出、一个超前/滞后输入信号以及输出一个叶节点时钟信号，其中，每个时钟分布模块进一步包括一个局部DLL；其中，所述全局DLL进一步被配置成用于将由所述多个时钟分布模块中的一个所输出的所述多个叶节点时钟信号中的一个叶节点时钟信号与参考时钟对准，所述全局DLL的所述超前/滞后输入信号连接到所述多个时钟分布模块中的所述一个的所述超前/滞后输入信号；其中，每个时钟分布模块进一步被配置成用于基于其超前/滞后输入信号将其叶节点时钟信号与所述参考时钟对准。
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