[发明专利]分布式延迟锁定环路

说明书

技术领域

本发明的实施例涉及分布式延迟锁定环路。

背景技术

集成电路(IC)通常包含大量与系统时钟同步的元件。可以采用不同的时钟分布方法将跨芯片的系统时钟分布给这些元件。然而，随着时钟信号传播通过时钟分布结构，进程、电压和温度(PVT)变化等问题会影响时钟信号的延迟。为了确保适当的同步行为，可能需要将分布式时钟信号与系统时钟对准。通常使用延迟锁定环路(DLL)来将分布式时钟信号与运行在同一频率或者系统时钟频率的整数约数的参考时钟对准。

发明内容

本发明实施例提供了一种具有多路分支的时钟分布网络，每个分支终止于一个叶节点。一种时钟分布电路包括一个全局延迟锁定环路(DLL)，该全局延迟锁定环路被配置成用于接收一个全局时钟输入信号、一个超前/滞后输入信号以及输出一个时钟信号。该电路包括多个时钟分布模块，每个时钟分布模块被配置成用于接收该全局DLL的输出、一个超前/滞后信号以及输出一个叶节点时钟信号，每个时钟分布模块进一步包括一个局部DLL。该全局DLL进一步被配置成用于基于其超前/滞后输入信号将这些叶节点时钟信号中的一个与一个参考时钟对准。每个时钟分布模块进一步被配置成用于基于其超前/滞后信号将其叶节点时钟信号与一个参考时钟对准。一旦该全局DLL将这些叶节点时钟信号中的一个与该参考时钟对准，其将被锁定。

附图说明

从本发明的示例实施例的以下更具体的说明中上述内容将是清楚的，如在这些附图中展示的，其中，贯穿这些不同的视图相似的参照字符是指相同的部分。这些图不一定是按比例绘制，而是着重展示本发明的实施例。

图1是方框图，示出了时钟分布和对准的典型的实现方式。

图2是示意图，示出了用于大范围延迟锁定环路(DLL)的有限状态机。

图3A是示意图，示出了该大范围DLL的锁定顺序的示例波形。

图3B是示意图，示出了该大范围DLL的另一个锁定顺序的示例波形。

图4是方框图，示出了根据本发明的使用大范围和小范围DLL的示例时钟分布和对准安排。

图5是示意图，示出了用于图4的小范围DLL的有限状态机。

具体实施方式

以下是本发明的示例实施例的说明。

典型的全局时钟分布网络包括多路分支，这些多路分支终止于提供局部化的时钟信号的叶节点。要求将每个叶节点的相位与运行在同一频率或者系统时钟频率的整数约数的输入参考时钟对准。

由于全局时钟是沿着网络分布的，随着将其沿着时钟网络传播，进程、电压和温度(PVT)变化等现象会降低全局时钟。最终结果是在叶节点处的局部化的时钟的相位可能不会与系统时钟对准。

图1示出了时钟分布网络100的典型的实现方式。将大范围延迟锁定环路(DLL)(102-0、102-1、…、102-n)插入到全局时钟分布网络的每个分支(104-0、104-1、…、104-n)。将在每个分支的叶节点处产生的时钟信号(GCLK0…GCLKn)与参考时钟(REF_CLK)110独立地对准。在每个时钟分支上的大范围DLL必须能够在PVT变化的最坏情况下将在叶节点处产生的时钟(GCLKn)与REF_CLK对准。此外，每个大范围DLL必须能够最低限度地处理系统或全局时钟(GCLK)108的至少一个相位的在叶节点处的时钟信号(GCLKn)和REF_CLK之间的定时延迟失配。

图2示出了在典型的时钟分布网络中用于大范围DLL的有限状态机(FSM)。将DLL初始化为状态S0。当在S0时，DLL能够基于输入信号“复位”、“超前”或“滞后”过渡状态。当在S0时，如果断言输入信号“复位”，DLL保持在初始状态S0。

输入信号“超前”将DLL从状态S0过渡到状态S1。当相位检测器(106-0、106-1、…、106-n)将时钟(GCLK0、GCLK1、…、GCLKn)与REF_CLK 110进行比较并且确定在叶节点处的时钟信号的上升沿出现在该考时钟(REF_CLK)之前或者“超前”于参考时钟时，DLL接收“超前”信号。在状态S1，DLL通过固定单位的延迟增加其输入时钟信号(GCLK)。DLL保持在S1并且增加该时钟信号直到GCLKn的上升沿出现在REF_CLK的上升沿之后或者“滞后”于REF_CLK的上升沿。当这种现象出现时，FSM过渡到锁定状态S5。在状态S5，DLL不响应于进一步的“超前”或“滞后”反馈。