[发明专利]一种低硬件复杂度的RS译码器

摘要

本发明公开一种低硬件复杂度的RS译码器，其首先存储接收到的码字；利用Horner准则计算出码字的伴随式多项式的系数，并用于时分实现钱搜索功能，确定错误位置；根据伴随式多项式的系数通过分解的无逆Berlekamp‑Massey算法迭代计算错误位置多项式的系数，根据伴随式多项式以及错误位置多项式时分实现错误估值多项式的计算；计算错误位置上的错误值；根据的错误位置及错误值，纠正同步FIFO中对应的码字。本发明根据分解形式的iBM算法，在迭代求解错误位置多项式时消除了求逆运算，同时通过分解进行迭代，减少了有限域乘法器的个数，降低了硬件复杂度，很大程度上节省了硬件资源，降低了译码器芯片的面积与功耗。

主权项

一种低硬件复杂度的RS译码器，其特征在于，包括：同步FIFO，用于存储接收到的码字；伴随式多项式计算/钱搜索多功能模块，通过接收到的码字利用Horner准则计算出伴随式多项式的系数，并用于时分实现钱搜索功能，确定错误位置；错误位置多项式/错误估值多项式计算模块，根据伴随式多项式的系数通过DiBM算法迭代计算错误位置多项式的系数，并根据伴随式多项式以及错误位置多项式时分实现错误估值多项式的计算；错误值计算模块，采用福尼算法计算错误位置上的错误值；码字纠错模块，用于根据错误位置及错误值，纠正同步FIFO中对应的码字；伴随式多项式计算/钱搜索多功能模块包括t个第一计算单元和t个第二计算单元，其中第一计算单元的结构如下，包括：第一多路复用器M1，第一多路复用器M1的三个输入分别为接收到的码字rp、0和Λq，其中Λq是错误位置多项式/错误估值多项式计算模块输出的错误位置多项式系数，其输出则送入第一有限域加法器；p为0到n‑1中的整数，q为1到t中的整数；第一有限域乘法器，第一有限域乘法器的两个输入分别为αq和第二多路复用器M2的输出，其输出则送入第一有限域加法器；第一有限域加法器，第一有限域加法器的两个输入分别为第一多路复用器M1的输出和第一有限域乘法器的输出，其输出则送入D1寄存器；第二多路复用器M2，第二多路复用器M2的两个输入分别为0和D1寄存器的输出，其输出则送入第一有限域乘法器；D1寄存器，D1寄存器的输入为第一有限域加法器的输出，而其输出则送入第二有限域加法器；第三多路复用器M3，第三多路复用器M3的两个输入分别为0和上一个第一计算单元中第二有限域加法器的输出，其输出则送入第二有限域加法器；第二有限域加法器，第二有限域加法器的两个输入分别为D1寄存器的输出和第三多路复用器M3的输出，其输出则送入下一个第一计算单元中第二多路复用器M2；第二计算单元的结构如下，包括：第四多路复用器M4，其两个输入分别为接收到的码字rp和0，其输出则送入第三有限域加法器；第二有限域乘法器，其两个输入分别为αm和第五多路复用器M5的输出，其输出则送入第三有限域加法器；m为t+1到2t的整数；第三有限域加法器，其两个输入分别为第四多路复用器M4的输出和第二有限域乘法器的输出，其输出则送入D2寄存器；第五多路复用器M5，其两个输入分别为0和D2寄存器的输出，其输出则送入第二有限域乘法器；D2寄存器，其输入为第三有限域加法器的输出，其输出则送入第五多路复用器M5；n表示译码器的输入符号个数，t表示译码器的能纠的错误符号个数。