[发明专利]一种低硬件复杂度的RS译码器

说明书

技术领域

本发明涉及通信信道编码译码技术领域，更具体地，涉及一种低硬件复杂度的RS译码器。

背景技术

RS码是一类具有很强纠错能力的非二进制的BCH(Bose Chaudhuri Hocquenghem)码，它是由里德(Reed)和索洛蒙(Solomon)在1960年应用MS(Mattson-Solomon)多项式构造出来的。RS码能够有效地纠正随机符号错误和随机突发错误，是最常见的信道编码方案之一，被广泛应用于各种通信和数据存储系统中以便进行差错控制。

RS码是基于有限域GF(2^m)进行构造的，也就是RS码中的每个符号都是GF(2^m)中的元素，符号之间的运算操作按照有限域运算法则进行。一般使用RS(n,n-2t)来表示一种RS码，n表示编码后的符号个数，n-2t表示编码前的信息符号数，t表示能纠的错误符号个数。

传统的RS译码器如图1所示，一般包括下面五个步骤：

(1)根据接收到的码字多项式来计算伴随式；

(2)根据伴随式采用BM算法或者Euclid算法来计算出错误位置多项式；

(3)利用钱搜索来求出错误位置多项式的根，由此确定错误位置；

(4)利用福尼算法求出在错误位置上对应的错误值；

(5)利用已知的错误位置和相应的错误值纠正接收到的码字中的错误。

因此，传统的RS译码器包括：同步FIFO、伴随式多项式计算模块、错误位置多项式计算模块、钱搜索模块、福尼算法模块和码字纠错模块。由于BM算法中存在有限域的求逆运算，Euclid算法中存在多项式的除法运算，这两种运算均会消耗大量的硬件资源而且运算速度慢，不能满足现代无线通信系统低成本或者高速率的要求，对传统的RS译码器进行改进与优化显得尤为重要。

发明内容

针对以上的不足，本发明的目的是提供一种低硬件复杂度的RS译码器，对传统的RS译码器进行改进与优化，从而降低RS译码器的硬件复杂度，进一步减少芯片的面积和功耗，降低成本。

为了实现这一目的，本发明提供了一种低硬件复杂度的RS译码器，包括：

同步FIFO，用于存储接收到的码字；

伴随式多项式计算/钱搜索多功能模块，通过接收到的码字利用Horner准则计算出伴随式多项式的系数，并用于时分实现钱搜索功能，确定错误位置；

错误位置多项式/错误估值多项式计算模块，根据伴随式多项式的系数通过分解的无逆Berlekamp-Massey(DiBM)算法迭代计算错误位置多项式的系数，并根据伴随式多项式以及错误位置多项式时分实现错误估值多项式的计算；

错误值计算模块，采用福尼算法计算错误位置上的错误值；

码字纠错模块，用于根据错误位置及错误值，纠正同步FIFO中对应的码字。

更进一步的，伴随式多项式计算/钱搜索多功能模块包括t个第一计算单元和t个第二计算单元，其中第一计算单元的结构如下，包括：

第一多路复用器M1，第一多路复用器M1的三个输入分别为接收到的码字r_p、0和Λ_q，其中Λ_q是错误位置多项式/错误估值多项式计算模块输出的错误位置多项式系数，其输出则送入第一有限域加法器；p为0到n-1中的数字，q为1到t中的数字；

第一有限域乘法器，第一有限域乘法器的两个输入分别为α^q和第二多路复用器M2的输出，其输出则送入第一有限域加法器；

第一有限域加法器，第一有限域加法器的两个输入分别为第一多路复用器M1的输出和第一有限域乘法器的输出，其输出则送入D₁寄存器；

第二多路复用器M2，第二多路复用器M2的两个输入分别为0和D₁寄存器的输出，其输出则送入第一有限域乘法器；

D₁寄存器，D₁寄存器的输入为第一有限域加法器的输出，而其输出则送入第二有限域加法器；

第三多路复用器M3，第三多路复用器M3的两个输入分别为0和上一个第一计算单元中第二有限域加法器的输出，其输出则送入第二有限域加法器；

第二有限域加法器，第二有限域加法器的两个输入分别为D₁寄存器的输出和第三多路复用器M3的输出，其输出则送入下一个第一计算单元中第二多路复用器M2；

第二计算单元的结构如下，包括：