[发明专利]一种低硬件复杂度的RS译码器

权利要求书

1.一种低硬件复杂度的RS译码器，其特征在于，包括：

同步FIFO，用于存储接收到的码字；

伴随式多项式计算/钱搜索多功能模块，通过接收到的码字利用Horner准则计算出伴随式多项式的系数，并用于时分实现钱搜索功能，确定错误位置；

错误位置多项式/错误估值多项式计算模块，根据伴随式多项式的系数通过DiBM算法迭代计算错误位置多项式的系数，并根据伴随式多项式以及错误位置多项式时分实现错误估值多项式的计算；

错误值计算模块，采用福尼算法计算错误位置上的错误值；

码字纠错模块，用于根据错误位置及错误值，纠正同步FIFO中对应的码字；

伴随式多项式计算/钱搜索多功能模块包括t个第一计算单元和t个第二计算单元，其中第一计算单元的结构如下，包括：

第一多路复用器M1，第一多路复用器M1的三个输入分别为接收到的码字r_p、0和Λ_q，其中Λ_q是错误位置多项式/错误估值多项式计算模块输出的错误位置多项式系数，其输出则送入第一有限域加法器；p为0到n-1中的整数，q为1到t中的整数；

第一有限域乘法器，第一有限域乘法器的两个输入分别为α^q和第二多路复用器M2的输出，其输出则送入第一有限域加法器；

第一有限域加法器，第一有限域加法器的两个输入分别为第一多路复用器M1的输出和第一有限域乘法器的输出，其输出则送入D₁寄存器；

第二多路复用器M2，第二多路复用器M2的两个输入分别为0和D₁寄存器的输出，其输出则送入第一有限域乘法器；

D₁寄存器，D₁寄存器的输入为第一有限域加法器的输出，而其输出则送入第二有限域加法器；

第三多路复用器M3，第三多路复用器M3的两个输入分别为0和上一个第一计算单元中第二有限域加法器的输出，其输出则送入第二有限域加法器；

第二有限域加法器，第二有限域加法器的两个输入分别为D₁寄存器的输出和第三多路复用器M3的输出，其输出则送入下一个第一计算单元中第二多路复用器M2；

第二计算单元的结构如下，包括：

第四多路复用器M4，其两个输入分别为接收到的码字r_p和0，其输出则送入第三有限域加法器；

第二有限域乘法器，其两个输入分别为α^m和第五多路复用器M5的输出，其输出则送入第三有限域加法器；m为t+1到2t的整数；

第三有限域加法器，其两个输入分别为第四多路复用器M4的输出和第二有限域乘法器的输出，其输出则送入D₂寄存器；

第五多路复用器M5，其两个输入分别为0和D₂寄存器的输出，其输出则送入第二有限域乘法器；

D₂寄存器，其输入为第三有限域加法器的输出，其输出则送入第五多路复用器M5；

n表示译码器的输入符号个数，t表示译码器的能纠的错误符号个数。

2.根据权利要求1所述的低硬件复杂度的RS译码器，其特征在于，错误位置多项式/错误估值多项式计算模块具体包括：

多个多路复用器，用于选择对应的输入来计算错误位置多项式或错误估值多项式；

多组寄存器，用于存储DiBM算法迭代过程中的各类数值以及伴随式多项式的前t个系数；

3个有限域乘法器，用于DiBM算法迭代过程中的乘法运算、错误估值多项式计算中错误位置多项式与伴随式多项式的系数的乘法运算以及错误位置多项式和错误估值多项式求错误值过程中的乘法运算；

2个有限域加法器，用于DiBM算法迭代过程中的加法运算以及错误估值多项式计算中错误位置多项式与伴随式多项式的系数的乘积的加法运算。