[发明专利]一种基于FPGA的数字视频图像实时缩放处理方法

摘要

一种基于FPGA的数字视频图像实时缩放处理方法,涉及一种图像处理方法。本发明是为了解决现有单核高分辨率视频缩放方法，对硬件性能要求高、功耗大的问题。本发明对接收的视频信号进行视频采集处理，获得数字视频信号，FPGA模块对数字视频信号根据终端显示器的个数m做一次分割处理，将数字视频信号分割成m路预处理多核缩放数据；根据视频信号的最高像素速率要求，分别选择缩放核类型和单个缩放模块中缩放核个数n；根据缩放核个数n，将每路预处理多核缩放数据分割成n等分，并将分割后的缩放数据发送至n个缩放核进行图像缩放；按照像素在帧内的先后顺序进行汇总合并，获得m路多核缩放数据并输出。本发明适用于图像处理。

主权项

一种基于FPGA的数字视频图像实时缩放处理方法，其特征在于，该方法的具体步骤为：步骤一、对接收的视频信号进行视频采集处理，获得数字视频信号，并将获得的视频信号输入至FPGA模块；步骤二、FPGA模块对接收的数字视频信号根据终端显示器的个数m做一次分割处理，将数字视频信号分割成m路预处理多核缩放数据；其中m≥1，m为整数；步骤三、根据视频信号的最高像素速率要求，选择缩放核类型和单个缩放模块中缩放核个数n；n≥1，n为整数；所述单个缩放模块中缩放核个数n的确定方法为：每个缩放模块中所需要的缩放核个数n为：当缩放模块工作于放大模式时：当缩放模块工作于缩小模式时：Isdeal为每个缩放核的最高像素吞吐速率；fps为显示终端和输入视频的刷新率；显示终端分辨率×fps为：放大模式下缩放模块需要处理的视频像素速率；输入视频分辨率×fps为：缩小模式下缩放模块需要处理的视频像素速率；步骤四、根据步骤三获得的缩放核个数n，将每路预处理多核缩放数据分割成n等分，并将分割后的缩放后的n分数据分别发送至n个缩放核进行图像缩放；步骤五、将每个缩放核处理后的视频信号，按照像素在帧内的先后顺序进行汇总合并，获得m路多核缩放数据并输出，实现基于FPGA的数字视频图像实时缩放处理。