[发明专利]一种基于FPGA的数字视频图像实时缩放处理方法

说明书

技术领域

本发明涉及一种图像处理方法。

背景技术

随着视频显示技术和显示终端制造技术的不断发展，各类视频应用所要求的分辨率以及显示终端的尺寸都在不断提高，不但出现了1920*1080以及更高的分辨率，而且显示终端的尺寸也不断的突破制造工艺的极限，尤其是屏幕拼接技术和投影融合技术的出现更是进一步提高了显示终端的显示分辨率和尺寸。同时，现代化的媒体宣传、橱窗展示以及公众演示等应用使得分布式视频显示技术得以工程化。随着这类应用的日益推广，人们开始追求单个视频显示节点的高清以及更高分辨率的视频显示，甚至某些由屏幕拼接系统和投影融合系统构成的大型视频显示节点也被部署在分布式视频显示系统中，这大大提高了单个视频节点的视频数据吞吐量和运算量。

这些显示技术和需求，不仅包括如何以更大的屏幕来显示更高分辨率的视频信息，还包括如何将低(高)分辨率的视频信息实时的放大(缩小)显示到相应的高(低)分辨率显示屏幕上。由此不难看出，视频显示技术的发展已经不再仅仅受制于显示技术本身，而是在某些应用中更多的受制于所需视频信息的质量、实时性以及处理方式和处理芯片的运算能力。

目前，随着集成电路制造技术的不断发展，传统上以提高系统频率来提升性能为主要途径的技术遇到致命的瓶颈，即功耗与散热的问题。由于CMOS晶体管特征尺寸的缩小导致单位面积上晶体管数目的增加，加上时钟频率的提升，使得单位面积上晶体管漏电流不断增大。研究表明，处理器性能每提升l％，功耗将增加3％。如果按照这种趋势发展而不采取其他降低功耗的措施的话，在2015年，集成电路每平方厘米面积上的功耗密度将达到上千瓦，由此而导致的热量积聚将使得芯片根本无法工作。

发明内容

本发明是为了解决现有单核高分辨率视频缩放方法，对硬件性能要求高、功耗大的问题，提出了一种基于FPGA的数字视频图像实时缩放处理方法。

本发明所述一种基于FPGA的数字视频图像实时缩放处理方法，该方法的具体步骤为：

步骤一、对接收的视频信号进行视频采集处理，获得数字视频信号，并将获得的视频信号输入至FPGA模块；

步骤二、FPGA模块对接收的数字视频信号根据终端显示器的个数m做一次分割处理，将数字视频信号分割成m路预处理多核缩放数据；其中m≥1，m为整数；

步骤三、根据视频信号的最高像素速率要求，选择缩放核类型和单个缩放模块中缩放核个数n；n≥1，n为整数；

所述中缩放核个数n的确定方法为：

每个缩放模块中所需要的缩放核个数n为：

当缩放模块工作于放大模式时：

当缩放模块工作于缩小模式时

I_sdeal为每个缩放核的最高像素吞吐速率；fps为显示终端和输入视频的刷新率；

显示终端分辨率×fps为：放大模式下缩放模块需要处理的视频像素速率；

输入视频分辨率×fps为：缩小模式下缩放模块需要处理的视频像素速率；

步骤四、根据步骤三获得的缩放核个数n，将每路预处理多核缩放数据分割成n等分，并将分割后的缩放后的n分数据分别发送至n个缩放核进行图像缩放；

步骤五、将每个缩放核处理后的视频信号，按照像素在帧内的先后顺序进行汇总合并，获得m路多核缩放数据并输出，实现基于FPGA的数字视频图像实时缩放处理。

本发明采用多核并行处理方法，减小单核FPGA的计算量，在权衡运算速度的基础上，合理地增加FPGA的使用资源，可以实时输出，在硬件上可实现。针对缩放后数字视频图像分辨率的不同，本发明可自适应地调整缩放过程中所用的FPGA缩放核个数，同时对于显示终端所用的显示器或投影设备个数可配置，对于待放大或缩小视频图像分辨率的不同，本发明具有良好的普适性和可移植性，本发明有效地降低了对硬件性能或外部环境的依赖程度，降低了系统的功耗，且采用本发明所述方法，系统功耗与现有单核高分辨率视频缩放方法相比，同比降低了20％。

附图说明

图1为本发明所述的一种基于FPGA的数字视频图像实时缩放处理方法的流程图；

图2为具体实施方式四所述的实施例的原理框图；

图3为待运算点映射到原始图像中位置示意图；

图4为图像分割方法示意图；

图5为具体实施方式四和具体实施方式五分割效果图示意图；

图6为具体实施方式七分割效果图示意图。

具体实施方式