[发明专利]集成电路芯片的解剖方法有效
| 申请号： | 201310375534.8 | 申请日： | 2013-08-26 |
| 公开（公告）号： | CN103487602A | 公开（公告）日： | 2014-01-01 |
| 发明（设计）人： | 郭丹;郭玉龙;潘国顺;雒建斌 | 申请（专利权）人： | 清华大学 |
| 主分类号： | G01Q30/20 | 分类号： | G01Q30/20 |
| 代理公司： | 深圳市鼎言知识产权代理有限公司 44311 | 代理人： | 哈达 |
| 地址： | 100084 北京市*** | 国省代码： | 北京;11 |
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| 摘要： | 本发明涉及一种集成电路芯片的解剖方法，包括：提供一集成电路芯片，该集成电路芯片包括依次层叠设置的一封装层以及一布线结构，该布线结构包括至少一低介电常数线间介质布线层，该至少一低介电常数线间介质布线层中有一目标低介电常数线间介质布线层；采用化学机械抛光法，在大于等于3psi，且小于等于8psi的下压力下，以大于等于60米/分钟，且小于等于240米/分钟的线速度抛光所述集成电路芯片，去除位于该集成电路芯片边缘周围的封装层至露出所述布线结构；以及继续采用化学机械抛光法，在大于等于0.1psi，且小于等于3psi的下压力下，抛光所述位于所述集成电路芯片边缘周围的布线结构至裸露所述目标低介电常数线间介质布线层。 | ||
| 搜索关键词： | 集成电路 芯片 解剖 方法 | ||
【主权项】：
一种集成电路芯片的解剖方法，包括：（1）提供一集成电路芯片，该集成电路芯片包括依次层叠设置的一封装层、一上层布线结构、中层布线结构以及一下层布线结构，该下层布线结构包括至少一低介电常数线间介质布线层，该至少一低介电常数线间介质布线层中有一目标低介电常数线间介质布线层；（2）采用化学机械抛光方法，在一第一下压力下，以一第一线速度去除所述封装层至裸露所述上层布线结构，该第一下压力大于等于3psi，且小于等于8psi，且该第一线速度大于等于60米/分钟，且小于等于240米/分钟；（3）采用化学机械抛光方法，在一第二下压力下，以一第二线速度去除所述上层布线结构至裸露所述中间布线结构，该第二下压力大于等于0.1psi，且小于等于3psi，且该第二线速度大于等于60米/分钟，且小于等于240米/分钟；（4）采用化学机械抛光方法，在一第三下压力下，以一第三线速度去除所述中间布线结构至将露出所述下层布线结构，该第三下压力大于等于0.1psi，且小于等于3psi，且该第三线速度大于等于60米/分钟，且小于等于240米/分钟；以及（5）采用化学机械抛光方法，在一第三下压力下，以一第三线速度去除所述下层布线结构至裸露所述下层布线结构中的目标低介电常数线间介质布线层，该第三下压力大于等于0.1psi，且小于等于3psi，且该第三线速度小于等于90米/分钟。
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