[发明专利]集成电路芯片的解剖方法

说明书

技术领域

本发明涉及一种集成电路芯片的解剖方法。

背景技术

随着集成电路技术的发展，电路芯片的集成度不断提高，体现在电路元器件越来越密集，连接导线的宽度以及整个芯片的尺寸也在不断的减小。整个器件结构的向微细化、复杂化和三维化的方向发展。目前，集成电路的特征尺寸已发展到22nm。线宽的减小，导致严重的RC传输延迟和线路间的耦合串扰，成为限制电路信号传输速度的主要因素。在这种情况下，电阻率更小的金属铜代替了原来的金属铝成为了新的互联金属，而传统集成电路中所常用的介质材料SiO₂也被介电常数k值小于3.9的新的介质材料取代。但是low-k介质材料的机械强度都比较低，而且随着介电常数k值得降低，机械强度还有进一步降低的趋势。low-k介质材料与互联材料铜的弹性模量相差巨大，与铜层和阻挡层的结合强度也比较低，从而导致在加工过程中及容易出现损伤。

为了解决上述问题，国际上一方面加大投入研究新材料，一方面开展低下压力或无压力平坦化的研究。因此，对已经使用过的的CPU芯片进行解封装，获得其low-k介质层的力学特性，成为研究low-k介质层加工性能的一种重要手段。为此，有人提出采用离子刻蚀法解剖集成电路芯片以获得low-k介质层。然而，该离子刻蚀法不但成本较高，而且由该方法获得的low-k介质层样品由于经过高温和离子参杂，力学特性发生较大变化，只适合用来观测布线结构，不适合用来进行力学性能试验。

发明内容

有鉴于此，确有必要提供一种集成电路中的集成电路芯片的解剖方法，由该解剖方法得到的low-k线间介质布线层样品的可以用AFM测量该low-k线间介质布线层样品的力学特性。

一种集成电路芯片的解剖方法，包括：提供一集成电路芯片，该集成电路芯片包括依次层叠设置的一封装层、一上层布线结构、中层布线结构以及一下层布线结构，该下层布线结构包括至少一low-k线间介质布线层，该至少一low-k线间介质布线层中有一目标low-k线间介质布线层；采用化学机械抛光法，在一第一下压力下，以一第一线速度去除所述封装层至裸露所述上层布线结构，该第一下压力大于等于3psi，且小于等于8psi，且该第一线速度大于等于60米/分钟，且小于等于240米/分钟；采用化学机械抛光法，在一第二下压力下，以一第二线速度去除所述上层布线结构至裸露所述中间布线结构，该第二下压力大于等于0.1psi，且小于等于3psi，且该第二线速度大于等于60米/分钟，且小于等于240米/分钟；采用化学机械抛光法，在一第三下压力下，以一第三线速度去除所述中间布线结构至将露出所述下层布线结构，该第三下压力大于等于0.1psi，且小于等于3psi，且该第三线速度大于等于60米/分钟，且小于等于240米/分钟；以及采用化学机械抛光法，在一第三下压力下，以一第三线速度去除所述下层布线结构至裸露所述下层布线结构中的目标low-k线间介质布线层，该第三下压力大于等于0.1psi，且小于等于3psi，且该第三线速度小于等于90米/分钟。

一种集成电路芯片的解剖方法，包括：提供一集成电路芯片，该集成电路芯片包括依次层叠设置的一封装层以及一布线结构，该布线结构包括至少一low-k线间介质布线层，该至少一low-k线间介质布线层中有一目标low-k线间介质布线层；采用化学机械抛光法，在大于等于3psi，且小于等于8psi的下压力下，以大于等于60米/分钟，且小于等于240米/分钟的线速度抛光所述集成电路芯片，去除位于该集成电路芯片边缘周围的封装层至露出所述布线结构；以及继续采用化学机械抛光法，在大于等于0.1psi，且小于等于3psi的下压力下，抛光所述位于所述集成电路芯片边缘周围的布线结构至裸露所述目标low-k线间介质布线层。

与现有技术相比较，本发明采用化学机械抛光的方法解剖所述集成电路芯片来获得所述low-k介质层AFM样品，该方法不但能够较好的保留所述low-k线间介质布线层结构的布线结构，而且能够保持所述low-k介质层的力学特性，比较适合用作AFM的样品，采用AFM测量该low-k介质层的力学特性。另外，该本发明提供的方法主要采用化学抛光的方法就可以的得到low-k介质层AFM样品，成本比较低，而且所用时间比较短。

附图说明

图1是本发明提供的集成电路芯片的解剖方法流程图。

图2是本发明实施例采用的CPU芯片的扫描电镜照片图。

图3是图2中的CPU芯片在采用本发明提供的方法处理后得到的适合用作AFM样品的low-k线间介质布线层的扫描电镜照片图。

主要元件符号说明