[发明专利]非易失性半导体存储装置

摘要

本发明提供一种抑制写入干扰的非易失性半导体存储装置，其包括：存储单元阵列（11），其包含由第1存储单元（MC2）、第2存储单元（MC3）和第1晶体管（BG）构成的存储串；电压发生电路（18），其生成第1电压（VPGM）、第2电压（VM1）和控制电压（电压VGB1、2、3等）；以及控制部，其进行控制，以使得在对上述第2存储单元或者上述第3存储单元的上述控制栅极施加上述第1电压的情况下，对上述第1晶体管的上述栅极施加第1控制电压（VBG2），并且在对上述第1存储单元或者上述第4存储单元的上述控制栅极施加上述第1电压的情况下，施加第2控制电压（VBG1）。

主权项

一种非易失性半导体存储装置，包括：存储单元阵列，其包含多个存储串，其中，上述存储串包括：第1存储单元、第2存储单元、第3存储单元和第4存储单元，其各自包含在半导体层上配置的沿着与上述半导体层相对的法线方向延伸的第1柱形半导体和第2柱形半导体、隔着栅极绝缘膜以覆盖上述第1和第2柱形半导体的顺序形成的电荷积聚层以及控制栅极；以及第1晶体管，其在该第2存储单元与上述第3存储单元之间形成，并且在上述半导体层内形成；电压发生电路，其生成针对选择字线的第1电压、针对非选择字线的第2电压以及对上述第1晶体管的栅极施加的电压；以及控制部，其进行控制，以使得在对与上述第1晶体管相邻的上述第2存储单元或者上述第3存储单元的上述控制栅极施加上述第1电压的情况下，将比上述第2电压大的第1控制电压作为上述控制电压施加在上述第1晶体管的上述栅极上，并且在对上述第1存储单元或者上述第4存储单元的上述控制栅极施加上述第1电压的情况下，将大于等于上述第2电压且比上述控制电压小的第2控制电压作为上述控制电压施加在上述栅极上。