[发明专利]非易失性半导体存储装置

权利要求书

1.一种非易失性半导体存储装置，包括：

存储单元阵列，其包含多个存储串，其中，上述存储串包括：

第1存储单元、第2存储单元、第3存储单元和第4存储单元，其各自包含在半导体层上配置的沿着与上述半导体层相对的法线方向延伸的第1柱形半导体和第2柱形半导体、隔着栅极绝缘膜以覆盖上述第1和第2柱形半导体的顺序形成的电荷积聚层以及控制栅极；以及

第1晶体管，其在该第2存储单元与上述第3存储单元之间形成，并且在上述半导体层内形成；

电压发生电路，其生成针对选择字线的第1电压、针对非选择字线的第2电压以及对上述第1晶体管的栅极施加的电压；以及

控制部，其进行控制，以使得在对与上述第1晶体管相邻的上述第2存储单元或者上述第3存储单元的上述控制栅极施加上述第1电压的情况下，将比上述第2电压大的第1控制电压作为上述控制电压施加在上述第1晶体管的上述栅极上，并且在对上述第1存储单元或者上述第4存储单元的上述控制栅极施加上述第1电压的情况下，将大于等于上述第2电压且比上述控制电压小的第2控制电压作为上述控制电压施加在上述栅极上。

2.根据权利要求1所述的非易失性半导体存储装置，其特征在于，

上述存储串还包括：位于上述第1存储单元的上层的第5存储单元；

其中，在对上述第2存储单元的上述控制栅极施加上述第1电压的情况下，上述电压发生电路对上述第2存储单元的上述控制栅极施加上述第2电压，并对上述第5存储单元的上述控制栅极施加比上述第2电压小的第3电压。

3.根据权利要求2所述的非易失性半导体存储装置，其特征在于，还包括：在上述第5存储单元上形成的第7存储单元；

其中，上述电压发生电路对上述第7存储单元的上述控制栅极施加上述第4电压。

4.一种非易失性半导体存储装置，其特征在于，包括：

存储单元阵列，其包括多个存储串，其中，上述存储串包括：

第1存储单元、第2存储单元、第3存储单元和第4存储单元，其各自包含对于沿着第1方向和与该第1方向正交的第2方向的每行和每列而在半导体层上配置的并且在与上述第1方向和上述第2方向分别正交的第3方向上延伸并彼此相邻的第1柱形半导体和第2柱形半导体、隔着栅极绝缘膜以覆盖上述第1和第2柱形半导体的顺序形成的电荷积聚层以及控制栅极，并能够保持数据；以及

第1晶体管，其对于上述第1和第2柱形半导体的每一个，沿着上述第3方向形成，并且在该第3存储单元与第4存储单元之间的上述半导体层内形成；

电压发生电路，其生成针对选择字线的第1电压、针对非选择字线的第2电压以及作为对上述第1晶体管的栅极施加的电压的比上述第2电压大的控制电压；以及

控制部，进行控制，以使得在对与上述第1晶体管相邻的上述第3存储单元的上述控制栅极施加上述第1电压的情况下，对上述第1晶体管的上述栅极施加比上述第2电压大的第1控制电压作为上述控制电压，在对上述第2存储单元的上述控制栅极施加上述第1电压的情况下，对上述栅极施加比上述第2电压大且比上述第1控制电压小的第2控制电压作为上述控制电压，并且在对上述第1存储单元的上述控制栅极施加上述第1电压的情况下，对上述栅极施加大于等于上述第2电压且比上述第2控制电压小的第3控制电压作为上述控制电压。

5.根据权利要求4所述的非易失性半导体存储装置，其特征在于，

在对与上述第1晶体管相邻的上述第3存储单元的上述控制栅极施加上述第1电压的情况下，对与该第3存储单元相邻的上述第2存储单元的上述控制栅极施加上述第2电压，对与上述第2存储单元相邻的上述第1存储单元的上述控制栅极施加比上述第2电压小的第3电压。

6.根据权利要求5所述的非易失性半导体存储装置，其特征在于，

上述存储串还包括：位于上述第1存储单元的上层的第5存储单元；

其中，上述电压发生电路对上述第5存储单元的上述控制栅极施加比上述第3电压小的第4电压。