[发明专利]非易失性半导体存储装置

说明书

相关申请 

本申请基于日本专利申请2012-223507号（申请日：2012年10月5日）并享受其优先权。本申请通过参照该在先申请而包含其全部内容。 

技术领域

本实施方式涉及控制背栅极电压的非易失性半导体存储装置。 

背景技术

近些年，已经开发了层叠了存储单元的层叠型半导体存储器（BiCS：比特成本可扩展闪存）。该BiCS能够以低成本实现大容量的半导体存储器。 

发明内容

提供一种抑制写入干扰的非易失性半导体存储装置。 

根据实施方式的非易失性半导体存储装置包括：存储单元阵列，其包含多个存储串，其中，上述存储串包括：第1存储单元、第2存储单元、第3存储单元和第4存储单元，其各自包含在半导体层上配置的且沿着与上述半导体层相对的法线方向延伸的第1柱形半导体和第2柱形半导体、隔着栅极绝缘膜以覆盖上述第1和第2柱形半导体的顺序形成的电荷积聚层以及控制栅极；以及第1晶体管，其在该第2存储单元与上述第3存储单元之间形成，并且在上述半导体层内形成；电压发生电路，其生成针对选择字线的第1电压、针对非选择字线的第2电压以及对上述第1晶体管的栅极施加的电压；以及控制部，其进行控制，以使得在对与上述第1晶 体管相邻的上述第2存储单元或者上述第3存储单元的上述控制栅极施加上述第1电压的情况下，将比上述第2电压大的第1控制电压作为控制电压施加在上述第1晶体管的上述栅极上，并且在对上述第1存储单元或者上述第4存储单元的上述控制栅极施加上述第1电压的情况下，将大于等于上述第2电压且比上述控制电压小的第2控制电压作为上述控制电压施加在上述栅极上。 

附图说明

图1是第1实施方式所涉及的非易失性半导体存储装置的整体构成例子。 

图2是第1实施方式所涉及的存储单元阵列的立体图以及存储单元的剖面图。 

图3是第1实施方式所涉及的存储单元阵列的等效电路图。 

图4是表示第1实施方式所涉及的存储单元的阈值分布的图。 

图5是表示第1实施方式所涉及的磁芯驱动器及其周边电路的概念图。 

图6是第1实施方式所涉及的针对字线的施加电压，图6（a）是各字线与施加电压的对应表，图6（b）和图6（c）是示意性地示出针对每个字线的施加电压的大小的概念图。 

图7是表示第1实施方式所涉及的效果的实验数据，图7（a）是表示相对于施加电压产生了阈值变化的存储单元的数量的概念图，图7（b）是存储串的剖面图。 

图8是第2实施方式所涉及的针对字线的施加电压，图8（a）是各字线与施加电压的对应表，图8（b）～图8（d）是示意性地示出针对每个字线的施加电压的大小的概念图。 

图9是第3实施方式所涉及的针对字线的施加电压，图9（a）是各字线与施加电压的对应表，图9（b）和图9（c）是示意性地示出针对每个字线的施加电压的大小的概念图。 

图10是第4实施方式所涉及的对字线的施加电压，图10（a）是各字 线与施加电压的对应表，图10（b）和图10（c）是示意性地示出针对每个字线的施加电压的大小的概念图。 

图11是第5实施方式所涉及的对字线的施加电压，图11（a）是各字线与施加电压的对应表，图11（b）～图11（d）是示意性地示出针对每个字线的施加电压的大小的概念图。 

图12是第6实施方式所涉及的对字线的施加电压，图12（a）是各字线与施加电压的对应表，图12（b）～图12（c）是示意性地示出针对每个字线的施加电压的大小的概念图。 

图13是第7实施方式所涉及的对字线的施加电压，图13（a）是各字线与施加电压的对应表，图13（b）～图13（d）是示意性地示出针对每个字线的施加电压的大小的概念图。 

图14是第8实施方式所涉及的对字线的施加电压，图14（a）是各字线与施加电压的对应表，图14（b）～图14（d）是示意性地示出针对每个字线的施加电压的大小的概念图。 

图15是第9实施方式所涉及的对字线的施加电压，图15（a）是各字线与施加电压的对应表，图15（b）～图15（d）是示意性地示出针对每个字线的施加电压的大小的概念图。 

图16是第10实施方式所涉及的对字线的施加电压，图16（a）是各字线与施加电压的对应表，图16（b）和图16（c）是示意性地示出针对每个字线的施加电压的大小的概念图。