[发明专利]基于FPGA的超高速AES处理器及其实现方法

摘要

本发明公开了一种基于FPGA的超高速AES处理器及其实现方法，本发明的AES处理器包括接口存储区缓冲模块、控制模块、AES加解密模块、只读存储器查找表模块、寄存器模块、输出模块。本发明处理器实现方法的具体步骤为：1初始化数据表；2、初始设置；3、接收数据；4、读取数据；5、选择数据的处理方式；6、判断加解密是否完成；7、结果输出。本发明主要解决现有技术AES处理器控制复杂，模块可移植性差、可靠性和安全性不高以及处理速度慢的问题；使用改进的算法和基于查找表的方法。本发明AES处理器的每级结构固定，控制逻辑简单，模块可移植性强，很适合在单片FPGA中实现，同时可以获得高速度、高精度的特性。

主权项

一种基于FPGA的超高速AES处理器，包括接口存储区缓冲模块、控制模块、AES加解密模块、只读存储器查找表模块、寄存器模块、输出模块，所述接口存储区缓冲模块、AES加解密模块通过数据总线和控制总线相连；所述只读存储器查找表模块、寄存器模块、控制模块、输出模块通过数据总线和控制总线相连；其中：所述接口存储区缓冲模块，用于暂时存储输入数据总线上的数据；所述控制模块，用于控制和协调AES加解密模块的运算单元、只读存储器查找表模块、寄存器模块之间的数据传输以及控制输出加密结果或者解密结果；所述AES加解密模块，分别用于对明文的标准加密、对密文的标准解密；所述只读存储器查找表模块，用于存储加解密过程中的临时数据，并把查找的结果送到数据总线上；所述寄存器模块，用于存储加解密过程中的扩展密钥，并根据控制器的控制号把寄存器的数据送到数据总线上；所述输出模块，用于从加密模块、解密模块选择输出加密或者解密结果。