[发明专利]基于FPGA的超高速AES处理器及其实现方法

权利要求书

1.一种基于FPGA的超高速AES处理器，包括接口存储区缓冲模块、控制模块、AES加解密模块、只读存储器查找表模块、寄存器模块、输出模块，所述接口存储区缓冲模块、AES加解密模块通过数据总线和控制总线相连；所述只读存储器查找表模块、寄存器模块、控制模块、输出模块通过数据总线和控制总线相连；其中：

所述接口存储区缓冲模块，用于暂时存储输入数据总线上的数据；

所述控制模块，用于控制和协调AES加解密模块的运算单元、只读存储器查找表模块、寄存器模块之间的数据传输以及控制输出加密结果或者解密结果；

所述AES加解密模块，分别用于对明文的标准加密、对密文的标准解密；

所述只读存储器查找表模块，用于存储加解密过程中的临时数据，并把查找的结果送到数据总线上；

所述寄存器模块，用于存储加解密过程中的扩展密钥，并根据控制器的控制号把寄存器的数据送到数据总线上；

所述输出模块，用于从加密模块、解密模块选择输出加密或者解密结果。

2.根据权利要求1所述的基于FPGA的超高速AES处理器，其特征在于，所述接口存储区缓冲模块包括设置在加解密模块前端缓冲区的四个随机存储器RAM；每个RAM的32位输入数据总线、输出数据总线分别与外部数据输入数据线、加解密模块输入数据线相连。

3.根据权利要求1所述的基于FPGA的超高速AES处理器，其特征在于，所述AES加解密模块的128比特的输入、输出端口分别与接口存储区缓冲模块的输出数据线、输出控制模块的输入数据线相连；AES加解密模块包括加密的11轮运算单元和解密的11轮运算单元；加解密的11轮运算单元均以流水线的方式级联；AES加密模块第1轮运算单元只有密钥加一个步骤，AES加密模块的第2轮、第3轮、第4轮、第5轮、第6轮、第7轮、第8轮、第9轮以及第10轮运算单元均包括查找列向量表、密钥加两个步骤；AES加密模块的第11轮运算单元包括字节替换、密钥加两个步骤；AES解密模块第1轮运算单元只有密钥加一个步骤，AES解密模块的第2轮、第3轮、第4轮、第5轮、第6轮、第7轮、第8轮、第9轮以及第10轮运算单元均包括查找逆列向量表、密钥加两个步骤；AES解密模块的第11轮运算单元包括逆字节替换、密钥加两个步骤；加密模块和解密模块的内部结构完全相同。

4.根据权利要求1所述的基于FPGA的超高速AES处理器，其特征在于，所述只读存储器查找表模块，包括加密模块的字节替换查找表、查找列向量表，解密模块的字节逆替换查找表以及查找逆列向量表四种查找表；其中查找列向量表包括查找列向量表1、查找列向量表2、查找列向量表3、查找列向量表4，查找逆列向量表包括查找逆列向量表1、查找逆列向量表2、查找逆列向量表3、查找逆列向量表4；字节替换查找表、字节逆替换查找表的输入、输出端口分别与AES加解密模块中第10轮运算单元的输出、AES加解密模块中第11轮运算单元的输入相连；在AES加解密模块的第2轮、第3轮、第4轮、第5轮、第6轮、第7轮、第8轮、第9轮、第10轮运算单元中，每一轮的查找列向量表和查找逆列向量表的输出、输入端口通过数据线分别与AES加解密模块中当前一轮运算单元的输入、AES加解密模块中上一轮运算单元的输出相连。

5.根据权利要求1所述的基于FPGA的超高速AES处理器，其特征在于，所述寄存器模块包括加密模块的11个扩展密钥寄存器和解密模块的11个扩展密钥寄存器；加密模块的每一轮扩展密钥寄存器和解密模块的每一轮扩展密钥寄存器通过数据总线分别与每一轮运算单元的输入端口相连。

6.根据权利要求1所述的基于FPGA的超高速AES处理器，其特征在于，所述输出模块的256比特输入端口分别与加密模块输出的128比特数据线和解密模块输出的128比特数据线相连；输出模块的128比特的输出，通过数据总线与处理器的输出相连。