[发明专利]基于FPGA的超高速AES处理器及其实现方法

说明书

技术领域

本发明属于通信技术领域，更进一步涉及信息安全技术领域中的基于现场可编程门阵列(Field Programmable Gate Array，FPGA)的超高速高级加密标准(Advanced Encryption Standard，AES)处理器及其实现方法。本发明在保证处理速度较高和资源占用最小的情况下，充分地利用了FPGA编程的灵活性和硬件的可靠性，实现了对数据与信息的安全加密。本发明可以广泛地适用于智能卡(smart card)，手机银行系统，ATM取款机中进行高级加解密，以确保数据与信息的安全。

背景技术

随着通信技术的发展，通信环境日趋复杂，与传统的软件加密方法相比，硬件加密具有计算速度快，成本低，效率高；性能可靠，安全性好，不易被攻击等优势。FPGA技术的优越点就是利用强有力的设计工具来缩短开发周期，提供丰富的片上资源，能够并行处理数据，容易实现流水线结构，提高设计的灵活性，且升级方便，降低设计成本。凭借这些优点，采用速度更快、并行度更大的FPGA芯片来实现AES已成为必然趋势。

传统的AES处理器是完全基于AES算法，逐轮地进行运算。并且在加密的每一轮运算中又严格地按照密钥加、字节替换、行移位、列混合四个步骤依次进行，在解密的每一轮运算中又严格地按照逆行移位、逆字节替换、密钥加、逆列混合四个步骤依次进行。这种方式虽然在实时专用处理器中得到了广泛的应用，但在实现这种方式处理器的每一轮运算中，每一轮运算中有大量的移位、乘法、异或运算，从而增加了地址控制的难度和复杂度，其模块的移植性比较低，占用FPGA大量的资源，增加处理器的开销。

记忆科技(深圳)有限公司申请的专利“一种实现AES加解密的方法及装置”(申请号201210236963.2，申请公开号CN102801519A，公开日为2012.11.28)是用传统的方法设计AES处理器的，在加解密的每一轮运算中，严格按照传统方法的四个步骤进行运算的，该专利通过使用了相同的寄存器缓存加密和解密轮运算的结果，并使用相同的逻辑实现S盒和逆S盒运算，实现了降低芯片面积以及功耗的目的。该专利申请存在三个不足之处。其一，该专利没有对加解密提出好的优化方法，导致加解密步骤复杂。其二，该专利没有避免对S盒、逆S盒和列混合、逆列混合步骤的计算，导致加解密过程不能保证数据的正确性和安全性。其三，该专利要对初始密钥进行扩展，并且严格按照传统的四个步骤进行运算的，导致加解密数据的速度有一定的限制，从而不能很好地满足高速率应用场合的需要。

Liakot Ali教授等人的论文“Design of an ultra high speed AES processor for next generation IT security”(Liakot Ali，Ishak Aris，Fakir Sharif Hossain，Niranjan Roy.Design of an ultra high speed AES processor for next generation IT security[A].Computers and Electrical Engineering，2011，37：1160-1170.)提出了一种AES处理器装置，该AES处理器装置采用Altera公司的EP2SGX30DF780C3器件实现了36.16Gbps的加密速率。该AES处理器装置的加密模块是完全基于查找表实现的，而在解密模块的每一轮运算中，还是严格按照传统的逆行移位(InShiftRow)、逆字节替换(InSubBytes)、逆列混合(InMixcolumn)、密钥加(AddRoundKey)四个步骤进行运算。该篇论文存在以下三个不足之处：其一，没有对加密提出更好的优化方法，导致这种方案实现的AES处理器对数据加密时，输入和输出之间有21个时钟周期延迟；其二，没有对AES处理器的存储器模块做进一步改善，导致AES处理器额外地多占用了4K的只读存储器(Read Only Memory，ROM)；其三，没有对AES处理器解密模块的内部结构做进一步改善，导致解密模块比较复杂。

发明内容

本发明的目的在于克服上述现有技术的不足，解决了传统AES处理器控制逻辑复杂、输入与输出之间延迟时间长、占用资源较多的问题，提出了一种计算速度更快、资源利用率更高、结构更简单的基于FPGA的超高速AES处理器及其实现方法，以改善其实用性能。