[发明专利]半导体装置及其制造方法有效

专利信息
申请号: 201280013855.7 申请日: 2012-02-21
公开(公告)号: CN103443927A 公开(公告)日: 2013-12-11
发明(设计)人: 久保俊次 申请(专利权)人: 瑞萨电子株式会社
主分类号: H01L29/78 分类号: H01L29/78;H01L21/8234;H01L27/088
代理公司: 中原信达知识产权代理有限责任公司 11219 代理人: 李亚;穆德骏
地址: 日本神*** 国省代码: 日本;JP
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摘要: 从半导体基板(SUB)的主表面到预定的深度形成N型阱(NW),在该N型阱(NW)中形成P型阱(PW)和N型漏极区域(ND)。在P型阱(PW)中,形成N型源极区域(NS)、N+型源极区域(NNS)以及P+型杂质区域(BCR)。N型源极区域(NS)在位于N+型源极区域(NNS)的正下方的区域中形成,在位于P+型杂质区域(BCR)的正下方的区域中没有形成,P+型杂质区域(BCR)直接接触到P型阱(PW)。
搜索关键词: 半导体 装置 及其 制造 方法
【主权项】:
一种半导体装置,包括:第一导电型的半导体基板,具有主表面;第一导电型的第一杂质区域,从所述半导体基板的所述主表面到预定的深度形成,且具有第一杂质浓度;第二导电型的第二杂质区域,以由所述第一杂质区域从侧方和下方包围的方式从所述第一杂质区域的表面到预定的深度形成,且具有第二杂质浓度;第二导电型的第三杂质区域,以由所述第二杂质区域从侧方和下方包围的方式从所述第二杂质区域的表面到预定的深度形成,且具有比所述第二杂质浓度高的第三杂质浓度;第一导电型的第四杂质区域,以由所述第一杂质区域从侧方和下方包围的方式从所述第一杂质区域的表面到预定的深度形成而直接接触到所述第一杂质区域,且具有比所述第一杂质浓度高的第四杂质浓度;第二导电型的第五杂质区域,与所述第一杂质区域隔着距离而从所述半导体基板的所述主表面到预定的深度形成;以及电极部,在由所述第二杂质区域和所述第五杂质区域夹持的区域的上方形成,形成多个所述第四杂质区域,多个所述第四杂质区域沿着与电流的方向交叉的方向隔着间隔而配置,该电流通过所述电极部被施加预定的电压而在所述第二杂质区域和所述第五杂质区域之间流过。
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