[发明专利]高速串行接口的多相时钟产生电路中用的鉴相和启动电路有效
| 申请号： | 201210501963.0 | 申请日： | 2012-11-30 |
| 公开（公告）号： | CN103001628A | 公开（公告）日： | 2013-03-27 |
| 发明（设计）人： | 李振涛;贾晨;王自强;郑旭强;张春;侯晨龙;王志华 | 申请（专利权）人： | 清华大学深圳研究生院 |
| 主分类号： | H03L7/08 | 分类号： | H03L7/08;H03L7/085 |
| 代理公司： | 深圳市汇力通专利商标代理有限公司 44257 | 代理人： | 张慧芳;王锁林 |
| 地址： | 518055 广东省深圳*** | 国省代码： | 广东;44 |
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| 摘要： | 一种高速串行接口的多相时钟产生电路中采用的鉴相和启动电路，包括具有三个输入端和两个输出端的鉴相器和连接于鉴相器输入端的启动电路，该启动电路包含一与门、第一～三D触发器、第一～三CML2CMOS电路及第一～三缓冲器。本发明电路在多相时钟产生电路开始工作时控制进入鉴相器的时钟信号的起始状态，从而能够有效地防止多相时钟电路发生错误锁定和谐波锁定，鉴相器采用电流模逻辑技术，工作频率高，引入的失配抖动非常小。 | ||
| 搜索关键词： | 高速 串行 接口 多相 时钟 产生 电路 中用 启动 | ||
【主权项】：
一种高速串行接口的多相时钟产生电路中用的鉴相和启动电路，所述多相时钟产生电路中的输入参考时钟CK0经过由N个延迟单元组成的压控延迟线得到N个时钟CK1、CK2……CKn‑1、CKn，其特征在于包括：一鉴相器，具有第一～三输入端和两个输出端；以及一启动电路，它包含一个与门、第一～三D触发器、第一～三CML2CMOS电路及第一～三缓冲器；其中，第一D触发器的输出端Q与第一缓冲器的使能端VHI之间连接第一CML2CMOS电路，第一缓冲器的输入端IN和第一D触发器的时钟输入端Clk均连接参考时钟REF_CK，第一缓冲器的输出时钟信号REF_CK_B接鉴相器的第一输入端；第二D触发器的输出端Q与第二缓冲器的使能端VHI之间连接第二CML2CMOS电路，第二缓冲器的输入端IN和第二D触发器的时钟输入端Clk均连接反馈时钟I_CK，第二缓冲器的输出时钟信号I_CK_B接鉴相器的第二输入端；第三D触发器的输出端Q与第三缓冲器的使能端VHI之间连接第三CML2CMOS电路，第三D触发器的输出端Q还连接到第一D触发器的输入端D和第二D触发器的输入端D，第三D触发器的输入端D连接所述与门的输出端，所述与门的输入端接起始信号START，第三缓冲器的输入端IN和第三D触发器的时钟输入端Clk均连接与所述反馈时钟I_CK正交的反馈时钟FB_CK，第三缓冲器的输出时钟信号FB_CK_B接鉴相器的第三输入端。
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