[发明专利]高速串行接口的多相时钟产生电路中用的鉴相和启动电路

说明书

技术领域

本发明涉及采用前向时钟结构的高速串行接口中实现时钟恢复功能的多相时钟产生电路，特别是该多相时钟产生电路中采用的鉴相和启动电路。

背景技术

在采用前向时钟的高速串行接口中，发射端和接收端是由一条时钟通道和多条数据通道所组成。发射端通过时钟通道向接收端发送差分的时钟信号；发射端通过数据通道向接收端发送差分的数据信号。接收端接收从时钟通道传来的差分时钟信号，并通过时钟产生电路对此时钟信号进行恢复；接收端接收从数据通道传来的差分数据信号，并通过数据恢复电路对此数据信号进行恢复。接收端为了实现数据恢复需要一个多相时钟。此多相时钟是由多相时钟产生电路实现的，所以在接收端必须包含有一个多相时钟产生电路。

目前，锁相环（PLL：Phase lock Loop）和延迟锁相环（DLL：Delay Locked Loop）常在接收端里用来产生时钟。PLL技术是如今应用最广的一种产生片内高频时钟的技术，尤其是在高速通信接口中，它的应用可以使高频输出时钟和输入参考时钟的相位对齐，从而消除了高频输出时钟的延时，提高数据恢复的准确性。但是，PLL对前向时钟的抖动是低通特性，而且由于压控振荡器（VCO：Voltage Controlled Oscillator）的存在，PLL会对抖动进行累积，因此PLL产生的多相时钟信号会引入新的抖动。为了达到好的噪声性能，VCO需要采用LC VCO的结构，这样电感会占用较大的面积，而且环路滤波器也会消耗相当大的面积。DLL技术是在PLL技术基础上改进发展而来的，是一种更高性能的高频时钟产生技术。DLL与PLL的原理都是对输出时钟和输入参考时钟的相位进行捕捉锁定，但是DLL采用延迟线代替了PLL中的振荡器电路。基于DLL的时钟产生电路具有很多PLL电路所没有的优势，如无抖动累积、锁定时间短、易于集成设计等。因此在前向时钟结构的高速串行接口中一般采用DLL产生多相时钟。但是工作在数GHz的DLL设计难度很大。主要问题是对于如此高速的DLL，其中的高速鉴相器很难实现，而且高速DLL的错误锁定也比较难以控制，这需要一种启动电路来控制。

发明内容

本发明的目的在于提供适合前向时钟高速串行接口的多相时钟产生电路中使用的一种新型鉴相和启动电路，启动电路用于解决多相时钟产生电路的错误锁定的问题，鉴相器用以解决现有的多相时钟产生电路存在的鉴相器设计难度高、抖动大及鉴相精度低等问题。

本发明提供的鉴相和启动电路，适合于向时钟高速串行接口的多相时钟产生电路中使用，所述多相时钟产生电路中的输入参考时钟CK0经过由N个延迟单元组成的压控延迟线（VCDL，Voltage Controlled Delay Line）得到N个时钟CK1、CK2……CKn-1、CKn，其特征在于包括： 

一鉴相器（PD，Phase Detector），具有第一～三输入端和两个输出端；及

一启动电路，它包含一个与门、第一～三D触发器、第一～三CML2CMOS电路及第一～三缓冲器；第一D触发器的输出端Q与第一缓冲器的使能端VHI之间连接第一CML2CMOS电路，第一缓冲器的输入端IN和第一D触发器的时钟输入端Clk均连接参考时钟REF_CK，第一缓冲器的输出时钟信号REF_CK_B接鉴相器的第一输入端；第二D触发器的输出端Q与第二缓冲器的使能端VHI之间连接第二CML2CMOS电路，第二缓冲器的输入端IN和第二D触发器的时钟输入端Clk均连接反馈时钟I_CK，第二缓冲器的输出时钟信号I_CK_B接鉴相器的第二输入端；第三D触发器的输出端Q与第三缓冲器的使能端VHI之间连接第三CML2CMOS电路，第三D触发器的输出端Q还连接到第一D触发器的输入端D和第二D触发器的输入端D，第三D触发器的输入端D连接所述与门的输出端，所述与门的输入端INB接起始信号START，第三缓冲器的输入端IN和第三D触发器的时钟输入端Clk均连接与所述反馈时钟I_CK正交的反馈时钟FB_CK，第三缓冲器的输出时钟信号FB_CK_B接鉴相器的第三输入端。

其中，所述鉴相器优选采用电流模逻辑电路结构。所述鉴相器包括第一与非门和第二与非门，第一与非门的一输入端作为其第一输入端，第三与非门的一输入端作为其第三输入端，第一与非门的另一输入端和第三与非门的另一输入端连接后作为其第二输入端，第一与非门的输出端、第二与非门的输出端为其两个输出端。