[发明专利]高速串行接口的多相时钟产生电路中用的鉴相和启动电路

权利要求书

1.一种高速串行接口的多相时钟产生电路中用的鉴相和启动电路，所述多相时钟产生电路中的输入参考时钟CK0经过由N个延迟单元组成的压控延迟线得到N个时钟CK1、CK2……CKn-1、CKn，其特征在于包括：

一鉴相器，具有第一～三输入端和两个输出端；以及

一启动电路，它包含一个与门、第一～三D触发器、第一～三CML2CMOS电路及第一～三缓冲器；其中，第一D触发器的输出端Q与第一缓冲器的使能端VHI之间连接第一CML2CMOS电路，第一缓冲器的输入端IN和第一D触发器的时钟输入端Clk均连接参考时钟REF_CK，第一缓冲器的输出时钟信号REF_CK_B接鉴相器的第一输入端；第二D触发器的输出端Q与第二缓冲器的使能端VHI之间连接第二CML2CMOS电路，第二缓冲器的输入端IN和第二D触发器的时钟输入端Clk均连接反馈时钟I_CK，第二缓冲器的输出时钟信号I_CK_B接鉴相器的第二输入端；第三D触发器的输出端Q与第三缓冲器的使能端VHI之间连接第三CML2CMOS电路，第三D触发器的输出端Q还连接到第一D触发器的输入端D和第二D触发器的输入端D，第三D触发器的输入端D连接所述与门的输出端，所述与门的输入端接起始信号START，第三缓冲器的输入端IN和第三D触发器的时钟输入端Clk均连接与所述反馈时钟I_CK正交的反馈时钟FB_CK，第三缓冲器的输出时钟信号FB_CK_B接鉴相器的第三输入端。

2.根据权利要求1所述的鉴相和启动电路，其特征在于：所述鉴相器包括第一与非门和第二与非门，第一与非门的一输入端作为其第一输入端，第三与非门的一输入端作为其第三输入端，第一与非门的另一输入端和第三与非门的另一输入端连接后作为其第二输入端，第一与非门的输出端、第二与非门的输出端为其两个输出端。

3.根据权利要求1或2所述的鉴相和启动电路，其特征在于：所述参考时钟REF_CK是所述多相时钟产生电路中的所述输入参考时钟CK0经过缓冲器B1得到的时钟信号，所述反馈时钟I_CK是所述N个时钟中的一个时钟经过缓冲器B2得到的时钟信号，所述反馈时钟FB_C是所述N个时钟中的另一个时钟经过缓冲器B3得到的时钟信号。

4.根据权利要求3所述的鉴相和启动电路，其特征在于：所述反馈时钟I_CK是所述N个时钟中的时钟CK6经过缓冲器B2得到的时钟信号，所述反馈时钟FB_C是所述N个时钟中的时钟CK8经过缓冲器B3得到的时钟信号，该时钟CK6 和该时钟CK8正交。

5.根据权利要求1或2所述的鉴相和启动电路，其特征在于：所述鉴相器采用电流模逻辑电路结构。

6.根据权利要求2所述的鉴相和启动电路，其特征在于：所述鉴相器中的第一与非门、第二与非门采用电流模逻辑电路结构。

7.根据权利要求1所述的鉴相和启动电路，其特征在于：所述第一～三缓冲器采用带使能控制端的CML缓冲器。

8.根据权利要求7所述的鉴相和启动电路，其特征在于：所述CML缓冲器的输入端IN是差分输入端口，输出端OUT是差分输出端口，使能端VHI是单端输入端口，该使能端VHI连接相应CML2CMOS电路的差分输出信号中的某一相。

9.一种用于高速串行接口的多相时钟产生电路中的鉴相器，其特征在于包括：所述鉴相器包括第一与非门和第二与非门，具有第一～三输入端和两个输出端，第一与非门的一输入端作为其第一输入端，第三与非门的一输入端作为其第三输入端，第一与非门的另一输入端和第三与非门的另一输入端连接后作为其第二输入端，第一与非门的输出端、第二与非门的输出端为其两个输出端。

10.根据权利要求9所述的鉴相器，其特征在于：所述第一与非门、第二与非门采用电流模逻辑电路结构。