[发明专利]基于阈值逻辑的SET/MOS混合结构2位乘法器

摘要

本发明涉及集成电路技术领域，特别是一种基于阈值逻辑的SET/MOS混合结构2位乘法器仅由5个阈值逻辑门，1个反相器和1个异或门构成,共消耗7个PMOS管,7个NMOS管和6个SET。整个电路的平均功耗仅为46nW。与基于布尔逻辑的CMOS乘法器相比,管子数目大大减少,功耗显著降低,电路结构得到了进一步的简化,有利于节省芯片的面积,提高电路的集成度，有望在微处理器、数字信号处理器和图像引擎中有得到广泛的应用。

主权项

一种基于阈值逻辑的SET/MOS混合结构2位乘法器，其特征在于：包括一异或门、一反相器、四个信号源、三个二输入阈值逻辑门、一个三输入阈值逻辑门以及一个四输入阈值逻辑门；所述的四个信号源的第一信号源与所述第一二输入阈值逻辑门的第一端、第三二输入阈值逻辑门的第一端、四输入阈值逻辑门的第一端连接；第二信号源与所述第一二输入阈值逻辑门的第二端、第二二输入阈值逻辑门的第二端、四输入阈值逻辑门的第二端连接；第三信号源与所述第二二输入阈值逻辑门的第一端、三输入阈值逻辑门的第一端连接；第四信号源与所述第三输入阈值逻辑门的第二端、三输入阈值逻辑门的第二端、四输入阈值逻辑门的第四端连接；所述第一二输入阈值逻辑门的输出端经所述反相器与所述三输入阈值逻辑门的第三输入端连接；所述二、三、四输入阈值逻辑门由SET/MOS混合电路构成，其阈值为1.5，其输出逻辑是根据输入的权重值计算出总输入值，并将总输入值与所述阈值进行比较，大于或等于所述阈值，则输出为1，否则输出为0。