[发明专利]基于阈值逻辑的SET/MOS混合结构2位乘法器

说明书

技术领域

本发明涉及集成电路技术领域，特别是一种由纳米器件组成的基于阈值逻辑的SETMOS混合结构2位乘法器。

背景技术

随着集成电路的特征尺寸进入深亚微米，进一步发展的阻力不仅来源于制造工艺，更多的是小尺寸、高密度集成所带来的物理限制，如短沟道效应，强场效应，漏极导致势垒下降效应等。乘法器作为一种重要的组合逻辑电路, 在微处理器、数字信号处理器和图像引擎中有得到广泛的应用。传统的基于CMOS技术的乘法器由多级全加器和与门构成，需要消耗较多的CMOS晶体管，并且电路结构复杂，集成度不高。这些特点使得传统的乘法器设计方法不能够满足日益提高的集成电路的性能要求。

发明内容

本发明的目的是提供一种基于阈值逻辑的SET/MOS混合结构2位乘法器。

本发明采用以下方案实现：一种基于阈值逻辑的SET/MOS混合结构2位乘法器，其特征在于：包括一异或门、一反相器、四个信号源、三个二输入阈值逻辑门、一个三输入阈值逻辑门以及一个四输入阈值逻辑门；所述的四个信号源的第一信号源与所述第一二输入阈值逻辑门的第一端、第三二输入阈值逻辑门的第一端、四输入阈值逻辑门的第一端连接；第二信号源与所述第一二输入阈值逻辑门的第二端、第二二输入阈值逻辑门的第二端、四输入阈值逻辑门的第二端连接；第三信号源与所述第二二输入阈值逻辑门的第一端、三输入阈值逻辑门的第一端连接；第四信号源与所述第三输入阈值逻辑门的第二端、三输入阈值逻辑门的第二端、四输入阈值逻辑门的第四端连接；所述第一二输入阈值逻辑门的输出端经所述反相器与所述三输入阈值逻辑门的第三输入端连接；所述二、三、四输入阈值逻辑门由SET/MOS混合电路构成，其阈值为1.5，其输出逻辑是根据输入的权重值计算出总输入值，并将总输入值与所述阈值进行比较，大于或等于所述阈值，则输出为1，否则输出为0。

在本发明一实施例中，所述二、三、四输入阈值逻辑门的阈值逻辑满足逻辑方程：

其中W_i为输入X_i对应的权重，n为输入的个数, θ为阈值。

在本发明一实施例中，所述的SET/MOS混合电路包括：一PMOS管，其源极接电源端V_dd；一NMOS管，其漏极与所述PMOS管的漏极连接；以及一SET管，其与所述NMOS管的源极连接。

在本发明一实施例中，所述PMOS管的参数满足：沟道宽度W_p为22 nm，沟道长度L_p为66 nm，栅极电压V_pg为0.4 V；所述NMOS管的参数满足：沟道宽度W_n为22 nm，沟道长度L_n为66 nm，栅极电压V_ng为0.4 V；所述SET管的参数满足：隧穿结电容C_s, C_d为0.1 aF，隧穿结电阻R_s, R_d为150 KΩ，背栅电容C_ctrl为0.1050 aF。

本发明仅由5个阈值逻辑门和1个异或门构成, 共消耗7个PMOS管, 7个NMOS管和6个SET。整个电路的平均功耗仅为46nW。与基于布尔逻辑的CMOS乘法器相比, 管子数目大大减少, 功耗显著降低, 电路结构得到了进一步的简化, 有利于节省芯片的面积, 提高电路的集成度，有望在微处理器、数字信号处理器和图像引擎中有得到广泛的应用。

附图说明

图1为阈值逻辑门示意图。

图2为多栅输入SET/MOS混合电路原理图。

图3为基于阈值逻辑的SET/MOS乘法器原理图。

图4a和图4b为乘法器的仿真特性曲线。

具体实施方式

下面结合附图及实施例对本发明做进一步说明。