[发明专利]用于寄存器组的创新结构无效
| 申请号： | 201180071429.4 | 申请日： | 2011-06-07 |
| 公开（公告）号： | CN103748566A | 公开（公告）日： | 2014-04-23 |
| 发明（设计）人： | 李文佳;文敢;高同海;王强 | 申请（专利权）人： | 爱立信（中国）通信有限公司 |
| 主分类号： | G06F13/00 | 分类号： | G06F13/00 |
| 代理公司： | 中国专利代理(香港)有限公司 72001 | 代理人： | 姜冰;汤春龙 |
| 地址： | 北京市朝阳*** | 国省代码： | 北京;11 |
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| 摘要： | 一种处理电路包括串联连接的多个模块以形成模块流水线。每个模块包括具有在模块的地址范围内对应地址的一个或多个寄存器。包括目标寄存器地址的寄存器请求从一个模块沿模块流水线向下传递到随后的模块，直至在包含目标寄存器的模块接收到寄存器请求。数据被写入目标寄存器或者从其读出。 | ||
| 搜索关键词： | 用于 寄存器 创新 结构 | ||
【主权项】：
一种模块流水线中与多个类似模块连接的处理模块所实现的方法，所述方法包括：通过经内部寄存器总线的第一段而连接到前一模块的第一接口，接收包括目标寄存器地址的寄存器请求；比较所述目标寄存器地址和所述处理模块的地址范围；如果所述目标寄存器地址落在所述处理模块的所述地址范围内，则访问所述处理模块中的匹配寄存器以将数据写入所述匹配寄存器或者从所述匹配寄存器读取数据；以及如果所述目标寄存器地址落在所述寄存器地址范围外，则将所述寄存器请求通过第二接口输出到经所述内部寄存器总线的第二段而连接到所述处理模块的后一模块。
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