[发明专利]用于寄存器组的创新结构

说明书

技术领域

本发明一般涉及处理电路架构，并且更具体地说，涉及用于具有串联连接以形成模块流水线的多个模块的处理电路的流水线架构。

背景技术

用于移动终端或其它装置的处理电路可实现为专用集成电路(ASIC)或现场可编程门阵列(FPGA)，其中，不同的功能由不同的模块实现。不同功能在不同模块中的实现使得能够更新或替换一个模块而不影响其它模块的功能。模块用于实现其指派的功能的配置数据、状态信息及其它数据存储在寄存器中。使用用于存储配置数据的寄存器使得模块能够在多种模式中操作和执行多个功能。

寄存器在处理电路中的组织是一个设计考虑事项。组织寄存器的一种常规方案是在寄存器单元中集中所有寄存器。每个模块直接被接口于匹配的寄存器。寄存器单元负责将寄存器地址解码并且将存储的值输出到对应模块。

此集中式方案具有几个缺点。例如，集中式解决方案要求寄存器单元将所有寄存器地址解码，这通常要求复杂的逻辑并且因此导致定时问题。此外，由于寄存器单元负责将所有寄存器分布到模块，因此，它需要与所有模块进行接口。此一对多接口可导致在寄存器模块组的路由选择拥塞。另外，此解决方案难以更新。例如，如果添加或去除新模块，则要修正寄存器单元和对应逻辑。

组织寄存器的另一常规方案是在连接到内部寄存器总线的模块之间分布寄存器。在此方案中，每个模块包括其自己的寄存器组和解码器，并且连接到内部寄存器总线。总线转换器提供到寄存器总线的外部接口，并且将外部接口协议转换成内部寄存器总线协议。所有模块同时监视内部寄存器总线。在断定有寄存器请求时，所有模块将与寄存器请求相关联的目标寄存器地址解码。如果目标寄存器地址指定属于模块的寄存器，则模块将寄存器数据锁存到指定寄存器，或者从其读取寄存器数据。所有其它模块不进行任何操作。

虽然内部总线结构消除了与集中式寄存器解决方案相关联的一对多接口和更新问题，但总线结构解决方案将遇到定时问题。具体而言，随着与内部寄存器总线进行接口的模块数量增大，寄存器总线的扇出（fan-out）极高，这产生了大的定时延迟。

因此，仍需要消除或降低与常规方案相关联的定时问题的改进的处理电路架构。

发明内容

一种处理电路包括经多个寄存器总线段串联连接以形成模块流水线的多个模块。每个模块包括一个或多个寄存器，并且指派有对应的地址范围。包括目标寄存器地址的寄存器请求从一个模块沿模块流水线向下传递到后一模块，直至在包含目标寄存器的模块接收到寄存器请求。

本发明的示范实施例包括由模块流水线中与多个类似模块连接的处理模块所实现的方法。在一种示范方法中，通过经内部寄存器总线的第一段连接到前一模块的第一接口，接收包括目标寄存器地址的寄存器请求。比较目标寄存器地址和处理模块的地址范围。如果目标寄存器地址落在处理模块的地址范围内，则访问处理模块中的匹配寄存器以将数据写入匹配寄存器或者从其读取数据。如果目标寄存器地址落在处理模块的寄存器地址范围外，则将寄存器请求通过第二接口输出到经内部寄存器总线的第二段连接到处理模块的后一模块。

本发明的其它示范实施例包括一种连接到多个类似模块以形成模块流水线的处理电路中的处理模块。一种示范处理模块包括第一接口、第二接口、用于存储数据的一个或多个寄存器及解码器。第一接口经内部寄存器总线的第一段连接到前一模块。第二接口经内部寄存器总线的第二段连接到后一模块。解码器配置成通过第一接口接收寄存器请求，并且比较与寄存器请求相关联的目标寄存器地址和用于处理模块的地址范围。如果目标寄存器地址落在寄存器地址范围内，则解码器访问处理模块中的匹配寄存器以将数据写入匹配寄存器或者从其读取数据。如果目标寄存器地址落在处理模块的地址范围外，则解码器通过第二接口将寄存器请求输出到后一模块。

本发明的其它实施例包括一种具有连接以形成模块流水线的多个模块的处理电路所实现的方法。在一种示范方法中，按顺序通过经内部寄存器总线串联连接的多个模块传递包括目标寄存器地址的寄存器请求。内部寄存器总线包括连接相邻模块的多个段。在接收寄存器请求的每个模块，比较目标寄存器地址和接收模块的地址范围。如果目标寄存器地址落在接收模块的地址范围内，则访问接收模块内的匹配寄存器以将数据写入匹配寄存器或者从其读取数据。如果目标寄存器地址落在接收模块的地址范围外，并且如果有后一模块，则通过内部寄存器总线将寄存器请求传递到后一模块。