[实用新型]基于FPGA实现的USB主设备端接口结构

摘要

本实用新型提供了一种基于FPGA实现的USB主设备端接口结构，包括基于FPGA实现的CPU接口，寄存器组、用于所述USB主设备端的各种数据发送和接收控制的状态机、CRC校验模块、收缓冲区、发缓冲区、串行接口引擎SIE接口；寄存器组、状态机均与所述CPU接口连接，CPU接口经一总线分别与所述收缓冲区、发缓冲区、CRC校验模块连接；状态机分别与所述收缓冲区、发缓冲区、CRC校验模块、串行接口引擎SIE接口连接；所述收缓冲区、发缓冲区、CRC校验模块均与所述串行接口引擎SIE接口连接。本实用新型可以在不增加成本的情况下，便于和其他模块整合在一起共享总线资源，灵活性高，方便软件人员的研发。

主权项

一种基于FPGA实现的USB主设备端接口结构，其特征在于：包括基于FPGA实现的CPU接口，寄存器组、用于所述USB主设备端的各种数据发送和接收控制的状态机、CRC校验模块、收缓冲区、发缓冲区、串行接口引擎SIE接口以及时钟定时电路；所述寄存器组、状态机均与所述CPU接口连接，所述CPU接口经一总线分别与所述收缓冲区、发缓冲区、CRC校验模块连接；所述状态机分别与所述收缓冲区、发缓冲区、CRC校验模块、串行接口引擎SIE接口连接；所述收缓冲区、发缓冲区、CRC校验模块均与所述串行接口引擎SIE接口连接；所述时钟定时电路分别与所述CPU接口、状态机、收缓冲区、发缓冲区、串行接口引擎SIE接口连接。