[实用新型]基于FPGA实现的USB主设备端接口结构

说明书

【技术领域】

本实用新型涉及通讯设备技术领域，特别涉及基于FPGA(现场可编程门阵列)实现的USB主设备端接口结构。

【背景技术】

在通讯设备系统中一些项目的设计，经常需要实现一个USB主设备端接口，目前市场上的单片USB芯片在实现和系统整合时，会增加系统设计复杂度，并增加采购成本和维护成本。

基于USB 2.0标准的各种单片USB主设备接口方案或者CPU自带USB主设备接口的方案已经比较多，其优点是有现成的软硬件资源可以参考。并且都兼容USB1.1标准。现有的技术中，通常的做法是利用专有的USB主设备端接口芯片或者CPU自带USB主设备端接口模块进行的USB接口设计。其技术的缺点如下：

1)单芯片USB模块方式不利于和其他系统的整合，CPU自带的USB主设备端模块会占用一定的CPU资源。

2)增加系统研发成本。

3)需要研究相关参考软件的代码，增加软件人员的负担。

【发明内容】

本实用新型要解决的技术问题，在于提供一种便于和通讯设备系统中其他模块整合在一起共享总线资源的基于FPGA实现的USB主设备端接口结构。

本实用新型是这样实现的：一种基于FPGA实现的USB主设备端接口结构，包括基于FPGA实现的CPU接口，寄存器组、用于所述USB主设备端的各种数据发送和接收控制的状态机、CRC校验模块、收缓冲区、发缓冲区、串行接口引擎SIE接口以及时钟定时电路；所述寄存器组、状态机均与所述CPU接口连接，所述CPU接口经一总线分别与所述收缓冲区、发缓冲区、CRC校验模块连接；所述状态机分别与所述收缓冲区、发缓冲区、CRC校验模块、串行接口引擎SIE接口连接；所述收缓冲区、发缓冲区、CRC校验模块均与所述串行接口引擎SIE接口连接；所述时钟定时电路分别与所述CPU接口、状态机、收缓冲区、发缓冲区、串行接口引擎SIE接口连接。

进一步地，所述收缓冲区、发缓冲区均为存储器。

进一步地，寄存器组由控制寄存器、设置寄存器、中断状态寄存器、包状态寄存器、发送包长度寄存器、接收包长度寄存器构成。

进一步地，所述CPU接口还连接有一CPU接口总线。

本实用新型的优点在于：1、可以在不增加成本的情况下，便于和其他模块整合在一起共享总线资源，方便软件人员的研发。

2、灵活性高，开发迅速，USB主设备端模块作为一个IP子模块，可以快速的应用到各种设计中，适于用由不同的FPAG实现的通讯系统，便于系统的集成，降低系统复杂程度，减少软件研发的周期时间和成本。

3、与本实用新型配合的软件部分调试和移植都很方便，只需要根据不同的设计修改其收、发缓冲区的起始地址即可。

4、具备FPGA自身的一切优点：如节约成本，便于采购、存储、质检维护、以及便于升级。

【附图说明】

图1是本实用新型第一实施例的结构示意图。

图2是本实用新型第二实施例的结构示意图。

【具体实施方式】

请参阅图1所示，本实用新型第一实施例的一种基于FPGA实现的USB主设备端接口结构，包括基于FPGA实现的CPU接口1，寄存器组2、用于所述USB主设备端的各种数据发送和接收控制的状态机3、CRC(循环校验码)校验模块4、收缓冲区5、发缓冲区6、串行接口引擎SIE接口7以及时钟定时电路9；所述寄存器组2、状态机3均与所述CPU接口1连接，所述CPU接口1经一总线8分别与所述收缓冲区5、发缓冲区6、CRC校验模块4连接；所述状态机3分别与所述收缓冲区5、发缓冲区6、CRC校验模块4、串行接口引擎SIE接口7连接；所述收缓冲区5、发缓冲区6、CRC校验模块4均与所述串行接口引擎SIE接口7连接；所述时钟定时电路9分别与所述CPU接口1、状态机3、收缓冲区5、发缓冲区6、串行接口引擎SIE接口7连接。

其中所述收缓冲区5、发缓冲区6均为存储器。

CPU接口1：根据接收到的CPU命令，对状态机和时钟定时电路进行响应控制。

寄存器组2由控制寄存器、设置寄存器、中断状态寄存器、包状态寄存器、发送包长度寄存器、接收包长度寄存器构成；该寄存器组2：是对状态机3进行控制。

状态机3：完成USB主设备端的各种数据发送和接收控制，并检查接收缓冲区5和发送缓冲区6的工作状态，控制CRC校验模块4的开启与关闭，以及选择5位CRC校验还是16位CRC校验，同时向CPU接口1报告状态。