[发明专利]制造3D非易失性存储器件的方法有效
| 申请号： | 201110140015.4 | 申请日： | 2011-05-27 |
| 公开（公告）号： | CN102683291A | 公开（公告）日： | 2012-09-19 |
| 发明（设计）人： | 周瀚洙;朴梄珍;吴尚炫 | 申请（专利权）人： | 海力士半导体有限公司 |
| 主分类号： | H01L21/8247 | 分类号： | H01L21/8247;H01L21/768;H01L21/762 |
| 代理公司： | 北京弘权知识产权代理事务所(普通合伙) 11363 | 代理人： | 郭放;许伟群 |
| 地址： | 韩国*** | 国省代码： | 韩国;KR |
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| 摘要： | 本发明提供一种制造3D非易失性存储器件的方法，包括以下步骤：在衬底之上形成次沟道；在衬底之上形成叠层，所述叠层包括与导电层交替层叠的多个层间电介质层；选择性地刻蚀叠层以形成暴露出次沟道的第一开放区；形成主沟道导电层以间隙填充第一开放区；选择性地刻蚀叠层和主沟道导电层以形成限定出多个主沟道的第二开放区；以及形成隔离层以间隙填充第二开放区。 | ||
| 搜索关键词： | 制造 非易失性存储器 方法 | ||
【主权项】：
一种制造三维非易失性存储器件的方法，包括以下步骤：在衬底之上形成次沟道；在所述衬底之上形成叠层，所述叠层包括与导电层交替层叠的多个层间电介质层；选择性地刻蚀所述叠层，以形成暴露出所述次沟道的第一开放区；形成主沟道导电层以间隙填充所述第一开放区；选择性地刻蚀所述叠层和所述主沟道导电层，以形成限定出多个主沟道的第二开放区；以及形成隔离层以间隙填充所述第二开放区。
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H01 基本电气元件
H01L 半导体器件；其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
H01L21-66 .在制造或处理过程中的测试或测量
H01L21-67 .专门适用于在制造或处理过程中处理半导体或电固体器件的装置；专门适合于在半导体或电固体器件或部件的制造或处理过程中处理晶片的装置
H01L21-70 .由在一共用基片内或其上形成的多个固态组件或集成电路组成的器件或其部件的制造或处理；集成电路器件或其特殊部件的制造
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