[发明专利]制造3D非易失性存储器件的方法

说明书

相关申请的交叉引用

本申请要求2011年3月7日提交的申请号为10-2011-0019859的韩国专利申请的优先权，本文通过引用包括该申请。

技术领域

本发明的示例性实施例涉及一种制造半导体器件的方法，更具体地，涉及一种制造3D(三维)非易失性存储器件的方法。

背景技术

非易失性存储器件是指即使在电源被切断的情况下也会保留所储存的数据的存储器件。目前，包括快闪存储器在内的各种非易失性存储器件得到了广泛的使用。

随着对半导体器件的小型化和高集成化的发展的追求，在要将更多的存储器单元形成在有限的面积内以增加其存储能力的同时，器件的按比例缩放正达到极限。例如，已难以利用光刻技术来实现集成度的进一步提高。在此，在非易失性快闪存储器件的情况下，利用40nm光刻工艺制造32GB快闪存储器，利用30nm光刻工艺制造64GB快闪存储器。为了进一步提高集成度和存储容量，正在开发制造3D非易失性存储器件的方法。

发明内容

本发明的一个实施例涉及一种制造3D非易失性存储器件的方法。

根据本发明的一个实施例，一种制造3D非易失性存储器件的方法包括以下步骤：在衬底之上形成次沟道(sub-channel)；在衬底之上形成叠层，所述叠层包括与导电层交替层叠的多个层间电介质层；选择性地刻蚀叠层以形成暴露出次沟道的第一开放区；形成主沟道导电层以间隙填充第一开放区；选择性地刻蚀叠层和主沟道导电层，以形成限定出多个主沟道的第二开放区；以及形成隔离层以间隙填充第二开放区。

根据本发明的另一个实施例，一种制造3D非易失性存储器件的方法包括以下步骤：在衬底之上形成次沟道；在衬底之上形成叠层，所述叠层包括与导电层交替层叠的多个层间电介质层；选择性地刻蚀叠层以形成暴露出次沟道的第一开放区；执行清洗工艺以在第一开放区的侧壁上形成突部和凹部；形成主沟道导电层以间隙填充第一开放区；选择性地刻蚀叠层和主沟道导电层，以形成限定出多个主沟道的第二开放区；以及形成隔离层以间隙填充第二开放区。

附图说明

图1A至图1G是示出根据本发明第一实施例的制造3D非易失性存储器件的方法的俯视图。

图2A至图2G是分别沿着图1A至图1G中的线X-X’截取的剖面图。

图3A至图3D是示出根据本发明第二实施例的制造3D非易失性存储器件的方法的俯视图。

图4A至图4D是分别沿着图3A至图3D中的线X-X’截取的剖面图。

具体实施方式

下面将参照附图更详细地描述本发明的示例性实施例。但是，本发明可以以不同的方式实施，并不应当解释为受到本文所列实施例的限制。另外，提供这些实施例是为了使本说明书充分和完整，以及向本领域技术人员充分传达本发明的范围。在本说明书中，相似的附图标记在本发明不同附图和实施例中表示相似的部分。

附图并不一定按比例绘制，并且在某些情况下，为了清楚地示出实施例的特征可能对比例做夸大处理。当提及第一层在第二层“上”或在衬底“上”时，其不仅表示第一层直接形成在第二层上或衬底上的情况，还表示在第一层与第二层或衬底之间存在第三层的情况。

图1A至图1G是示出根据本发明第一个实施例的制造3D非易失性存储器件的方法的俯视图。图2A至图2G是分别沿着图1A至图1G中的线X-X’截取的剖面图。

参照图1A和图2A，在衬底11上形成掩埋绝缘层12(见图2A)。图2A中的掩埋绝缘层12用于使衬底11与将由后续工艺形成的次沟道13电隔离。掩埋绝缘层12可以由氧化物形成。

在掩埋绝缘层12上形成绝缘层14，以使次沟道13与相邻的次沟道13电隔离。次沟道13用于使将由后续工艺形成的多个主沟道电耦接。次沟道13可以由选自硅层、金属性层和纳米管中的任一种形成。金属性层包括金属层、金属氧化物层、金属氮化物层和金属硅化物层。

参照图1B和图2B，在上面形成有次沟道13的衬底11上形成叠层101。叠层101包括交替层叠的多个层间电介质层15和导电层16。此时，可以根据要实现的存储器单元(MC)的数量来调节要层叠的层间电介质层15和导电层16的数量。层间电介质层15中的每个用作使次沟道13与导电层16电隔离的隔离层、使导电层16与另一个导电层16电隔离的隔离层、或使导电层16与将由后续工艺形成的选择晶体管的栅电极电隔离的隔离层。导电层16用作字线或控制栅。